给了 reg的setup,hold 时间，求中间组合逻辑的 delay范围。

要求组合逻辑延迟范围，需先明确时钟周期 T 和触发器时钟到输出延迟 Tcq。设前级触发器至后级触发器路径中，组合逻辑延迟为 Tcomb。建立时间约束：Tcq + Tcomb + Tsetup ≤ T，推出 Tcomb ≤ T - Tcq - Tsetup。保持时间约束：Tcq + Tcomb ≥ Thold，推出 Tcomb ≥ Thold - Tcq。若 Thold - Tcq 为负，则实际下限为 0，因组合逻辑延迟不能为负。故 Tcomb 范围是 [max(0, Thold - Tcq), T - Tcq - Tsetup]。若考虑时钟偏斜，需相应增减偏斜量。易错点：忽略 Tcq、忘记保持时间约束、错误假定 Tcomb 下限为 Tsetup。