名词解释

建立时间（Setup Time）是指数据在时钟有效沿之前必须保持稳定的最短时间；保持时间（Hold Time）是指数据在时钟有效沿之后必须保持稳定的最短时间。时序分析中，必须确保所有路径满足建立和保持时间约束，否则会导致采样错误。亚稳态（Metastability）是指触发器在输入信号变化不满足建立/保持时间时，输出进入不确定状态，可能持续一段时间后才稳定到0或1，常见于跨时钟域传输。解决方法是使用两级或多级同步器。竞争冒险（Race and Hazard）是指组合逻辑电路中，由于路径延迟不同导致输出出现短暂错误尖峰的现象。避免方法包括增加冗余项、使用同步设计、或在后级添加D触发器。扇出（Fan-out）是单个门输出驱动的下一级门输入个数，扇出过大会增加负载电容，降低信号上升/下降沿速度，影响时序；扇入（Fan-in）是单个门输入信号的个数。静态时序分析（Static Timing Analysis, STA）是遍历所有时序路径，检查是否满足建立/保持时间要求的方法，无需仿真向量。动态仿真（Simulation）则通过测试向量验证功能，但无法覆盖所有路径。此外，同步与异步电路的区别、同步复位与异步复位、时钟抖动（Jitter）、时钟偏斜（Clock Skew）、功耗分析（低功耗设计如门控时钟、多阈值电压）也是常见考点。在Verilog中，阻塞赋值（=）与非阻塞赋值（<=）的区别直接影响综合结果和仿真行为，前者用于组合逻辑，后者用于时序逻辑。Latch与触发器（Flip-flop）的区别在于Latch是电平敏感，触发器是边沿敏感，设计中应避免意外生成Latch。FPGA内部基本单元包括查找表（LUT）、触发器、进位链、块RAM（BRAM）、DSP切片等，硬件描述语言代码风格影响资源利用率及时序。