用逻辑门画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）

D触发器（边沿触发）可采用6个与非门构成主从结构实现。具体电路如下： 1. 主锁存器：两个与非门（G1、G2）交叉耦合构成基本RS锁存器，G1输入接D和时钟CP（经反相），G2输入接G1输出和时钟CP（经反相）。 2. 从锁存器：两个与非门（G3、G4）交叉耦合构成另一个RS锁存器，G3输入接主锁存器输出Qm和时钟CP，G4输入接G3输出和时钟CP。 3. 反相器：用与非门（G5）将时钟CP反相后供给主锁存器，或用G5实现时钟反相。 4. 输出缓冲：通常Q和Q'从从锁存器引出，必要时用反相器（G6）得到Q'。 工作原理：当CP=0时，主锁存器透明（跟随D），从锁存器保持；当CP上升沿到来时，主锁存器锁存，从锁存器透明（复制主锁存器值），从而仅在时钟上升沿更新输出。 若仅需电平触发D锁存器，可用两个与非门加一个反相器：第一级与非门输入D和时钟，第二级与非门输入第一级输出和时钟反相，两者交叉耦合形成门控RS锁存器。但笔试常考察边沿触发器，主从结构更典型。 易错点：1. 错误地使用基本RS锁存器直接连接D和时钟，忽略边沿触发特性；2. 主从触发器中主锁存器与从锁存器的时钟相位必须相反（用反相器），否则无法实现边沿触发；3. 与非门交叉耦合需注意反馈路径不能悬空；4. 输出Q和Q'需从从锁存器引出，若从主锁存器引出则为电平触发。