组合逻辑电路的险现象是由于（  ）引起的

正确选项：A。组合逻辑电路的险象（又称竞争冒险）是由于信号在电路中通过不同路径传播时，因路径延迟不同而导致在输入信号变化瞬间，输出端出现短暂错误脉冲的现象。电路中各门电路的延迟时间不可能完全一致，同一输入信号经过不同级数的门电路后，到达某一汇合点的时间存在差异，这就构成了竞争。当竞争结果可能产生违背逻辑关系的尖峰脉冲时，就形成了险象。选项B“电路有多个输出”与险象无直接因果关系；选项C“电路未达到最简”虽然可能增加路径差异，但不是根本原因，即使最简电路也可能存在险象；选项D“逻辑门类型不同”会影响延迟大小，但并非险象的必要条件，关键在于路径延迟差异。因此，险象的根本原因是电路存在延时，且各路径延时不同。