What are gate-level simulations?

门级仿真（Gate-Level Simulation，GLS）是在综合、布局布线后，利用标准单元库的时序模型（如SDF文件）进行的仿真。它包含门延时和互连线延时，能更加精确地模拟实际芯片的行为，主要验证电路在真实时序条件下的功能正确性、时序收敛性以及是否存在竞争、冒险、X态传播等问题。相比RTL仿真，门级仿真速度较慢，但能发现后端实现引入的时序违规、亚稳态、毛刺等缺陷。 针对通过I2C接口配置的设备，门级仿真应重点测试以下场景（仅限门级特有的问题）： 1. **时序边界测试**：在I2C时钟频率的上下限（如标准模式100kHz、快速模式400kHz等）及数据建立/保持时间的极端条件下运行仿真，检查是否出现建立时间或保持时间违规，导致采样错误。 2. **X态传播与复位测试**：门级仿真中未初始化的信号可能传播为X态。需测试上电复位后，I2C接口在X态下是否导致误操作；以及复位释放后，配置过程是否因X态残留而失败。 3. **异步信号同步与亚稳态**：I2C的SCL、SDA信号相对于内部系统时钟是异步的，需验证同步器（如双级触发器）在门级仿真中是否正确地过滤了亚稳态，以及是否因延时差异导致同步失败。 4. **竞争与冒险**：门级延时可能导致组合逻辑输出产生毛刺，例如I2C地址比较器、控制状态机译码逻辑。应测试在毛刺出现时，设备是否错误地响应或进入错误状态。 5. **错误处理与容错**：发送错误的从机地址、无效命令、CRC错误或NACK时，验证门级仿真下设备是否仍能正确复位状态机，不陷入锁死。重点检查状态机中的组合反馈环在时序变化下是否稳定。 6. **特殊配置序列**：如多次配置同一寄存器、配置后立即读取、配置期间插入复位等，观察门级延时是否导致写入与读取操作冲突，产生错误数据。 7. **SDF反标一致性**：确保SDF中的延时值与实际版图提取的寄生参数一致，运行全场景门级仿真并对比RTL仿真结果，发现因反标误差导致的时序违规。 这些测试用例聚焦门级仿真特有的时序、X态和毛刺问题，与RTL级的功能验证互补，能有效提升芯片流片成功率。