什么是亚稳态?如何防止亚稳态传播或减少亚稳态概率?

亚稳态是指触发器的输入信号在时钟沿附近发生变化，导致建立时间或保持时间不满足时，输出端进入一个不确定的中间状态，既不是逻辑0也不是逻辑1，而是介于两者之间的电压值，且该状态可能需要较长时间才能稳定回0或1。亚稳态发生的根本原因是时序约束违规，即数据信号相对于时钟沿的跳变时间落在建立时间和保持时间窗口内（即“亚稳态窗口”）。在同步电路中，亚稳态无法完全消除，只能通过降低其发生概率和阻止其传播来保证系统可靠性。 防止亚稳态传播或减少亚稳态概率的常用方法如下： 1. 多级同步器：将异步信号经过两级（或三级）触发器后再送入系统时钟域。第一级输出可能出现亚稳态，但经过第二级触发器采样时，由于第一级输出在第二级建立时间前已稳定，第二级输出基本消除亚稳态（虽然仍存在极低概率的MTBF失效）。级数越多，MTBF越大。 2. 降低时钟频率：时钟频率越低，留给信号稳定的时间越长，亚稳态发生概率越小，但会牺牲性能。 3. 使用更快工艺或亚稳态特性更好的触发器：选择恢复时间（resolution time）更短的触发器，减小亚稳态窗口，从而提高MTBF。 4. 采用异步FIFO：跨时钟域传输多比特数据时，使用异步FIFO配合格雷码（相邻状态仅一位变化）进行指针同步，降低亚稳态概率。 5. 增加毛刺滤波或延迟：对慢速、不规则的异步信号添加额外的延迟，确保其跳变远离时钟沿。 6. 约束输入信号：确保输入信号在时钟沿前后足够长的时间内保持稳定，例如通过外部同步电路实现。 总之，亚稳态是数字设计中的固有现象，不能绝对避免，但通过合理的同步结构、时钟设计和器件选择，可以将亚稳态导致系统失效的概率降低到可接受水平（如MTBF大于系统寿命）。