断言能够提供覆盖率收集；

断言（Assertion）本身可以收集覆盖率，主要通过覆盖断言（cover property）实现。断言覆盖率属于功能覆盖率的一种，用于衡量设计行为是否被充分验证。断言放置的位置包括：① 模块边界接口，例如握手协议、总线协议（AXI、APB等）的时序约束，确保外部输入输出符合规范；② 状态机关键节点，如状态跳转合法性、状态停留时间；③ 内部关键数据路径，如FIFO满空标志、数据一致性检查；④ 复位和时钟域交叉区域，预防亚稳态或同步错误；⑤ 需覆盖的特定功能场景，如仲裁策略、流水线冲突。易错点：误将断言覆盖率等同于代码覆盖率；忽略断言在验证计划中明确指定覆盖点的作用。正确添加需结合验证计划，在RTL或验证环境（如SystemVerilog Assertion）中实例化，并确保仿真工具支持覆盖率收集。