RTL设计（代码输入） 。使用 HDL语言完成对设计实体的 RTL级描述。这一阶段使用

RTL 设计（Register Transfer Level）是使用硬件描述语言（HDL）对数字电路进行行为级到结构级的抽象描述，核心在于用寄存器传输方式刻画电路在时钟边沿下的数据流和状态变化。设计时必须遵循可综合风格，确保工具能映射到实际门级网表。 关键要点： 1. **时序逻辑与组合逻辑分离**：时序逻辑（always @(posedge clk)）中赋值应采用非阻塞赋值（<=），避免竞争；组合逻辑（always @(*)）用阻塞赋值（=），并确保所有输入敏感，不产生隐含锁存器。 2. **状态机建模**：推荐三段式写法（状态转移、次态逻辑、输出逻辑），清晰易读且避免latch。Moore型输出仅与时序状态相关，Mealy型还依赖输入。 3. **同步与异步逻辑**：异步复位应直接在敏感列表中使用 posedge rst_n，同步复位则需在always内检测复位信号。避免同时使用多种复位方式导致亚稳态。 4. **避免锁存器（latch）**：组合逻辑中if-else或case必须覆盖所有分支，否则综合出latch；时序逻辑中忘记指定初始值或复位值也可能产生意外latch。 5. **时钟域处理**：跨时钟域传输必须使用同步器（两级DFF）或异步FIFO，单bit用双寄存器，多bit用握手或FIFO。 6. **资源与面积优化**：尽量复用硬件，减少不必要的寄存器；乘除运算改用移位和加法；关键路径可插入流水线提高频率。 常见错误：条件语句不完整、敏感列表遗漏、阻塞与非阻塞混用、组合逻辑反馈、未考虑仿真与综合差异等。正确RTL设计应能通过仿真验证并满足综合约束。