9.1 FPGA设计流程

FPGA设计流程通常包括以下主要阶段： 1. 需求分析与规格定义：明确功能、性能指标、接口协议、资源约束等，形成设计文档。 2. 模块划分与架构设计：采用自顶向下或自底向上方法，将系统划分为若干功能模块，定义模块间接口。 3. 代码编写：使用HDL（Verilog/VHDL）进行RTL级描述，遵循可综合风格，避免不可综合语法。 4. 功能仿真（前仿真）：使用仿真工具（如Modelsim、VCS）验证逻辑功能正确性，生成仿真波形。 5. 综合：将RTL代码转换为门级网表，设置时序、面积、功耗等约束。综合工具（如Vivado、Quartus）需检查语法错误和可综合性。 6. 综合后仿真：验证综合后网表的逻辑功能（可选项，重点检查综合优化引起的差异）。 7. 实现（Implementation）：包括翻译（Translate）、映射（Map）、布局布线（Place & Route）。翻译将网表转换为FPGA底层原语；映射将逻辑单元分配到FPGA的LUT、FF等资源；布局布线确定物理位置和连线。 8. 时序分析：静态时序分析（STA）检查是否满足建立/保持时间要求，若违例需调整约束或修改设计。 9. 位流生成：生成比特流文件用于配置FPGA。 10. 板级调试：将比特流下载到FPGA，使用逻辑分析仪（如ChipScope、SignalTap）在线调试。 关键考点：综合与实现的区别、时序约束的重要性、仿真（前仿/后仿）的覆盖范围、异步信号同步化、时钟域交叉处理。易错点：忽略综合后时序分析、仅依赖前仿而不做后仿、代码中存在锁存器推理、未合理设置约束。