10.3 generate 使用

generate 是 Verilog 中用于在编译时生成结构或逻辑的语句块，常用于参数化设计，提高代码复用性。主要包含三种形式： 1. generate for：循环生成相同结构的模块或赋值，可综合。语法需使用 genvar 声明循环变量，变量只用于生成循环，不占用硬件。循环体必须为 begin-end 命名块（可省略 begin 但必须加名称），内部不可使用阻塞赋值（=），只能使用连续赋值（assign）或实例化。 2. generate if：条件生成，根据参数值选择是否生成某段代码，可综合。if/else 条件的判断在编译时完成，故条件必须为常量表达式（如参数、局部参数）。 3. generate case：多分支条件生成，类似 if，支持多个常量分支。 易错点： - generate for 中循环变量必须用 genvar 声明，且只能用于生成块内，不能在 always 等过程块中使用。 - generate 块内的变量（如 wire/reg）作用域只在对应生成块内，同名变量在不同生成块中独立。 - 对 generate for 中的 begin-end 必须命名，否则仿真工具可能报错。 - generate 块中不能使用 initial 或 always（除非嵌套在模块实例内），但可通过 generate if 条件预生成 always 块。 示例： module adder_n #(parameter N=4)(input [N-1:0] a,b, output [N:0] sum); wire [N:0] c; assign c[0] = 0; genvar i; generate for(i=0; i<N; i=i+1) begin : full_adder_loop full_adder fa(.a(a[i]), .b(b[i]), .cin(c[i]), .s(sum[i]), .cout(c[i+1])); end endgenerate assign sum[N] = c[N]; endmodule 注意：有些工具可能不支持 generate 中实例化模块的边界传递。