关于clock以下说法正确的是_____________

正确选项为B、C、D。 A选项错误：clock path上通常只允许使用buffer或inverter，避免使用OAI等组合逻辑，因为组合逻辑会引入毛刺、增加时钟偏斜和延迟不确定性，破坏时钟信号质量。 B选项正确：在时钟门控、分频等场景下，时钟信号可以作为数据输入端被组合逻辑处理，但需注意时序要求和亚稳态问题。 C选项正确：统一使用上升沿触发的寄存器可简化时序分析、减少双沿带来的约束复杂度，是常见设计规范，但并非绝对（如某些低功耗设计会混合使用边沿）。 D选项正确：时钟抖动（jitter）是时钟边沿的随机相位偏差，抖动越小，时序裕量越大，有利于时序收敛，因此设计中通常追求更小的jitter。 易错点：考生可能认为A中OAI可用于时钟路径，但实际会引发功能与时序问题；D中“越小越好”虽绝对，但符合工程追求。