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| 题目 | 题型 | 难度 | 标签 |
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| 当一个乘法器需要10个cycle才能完成计算任务，对其需要设置multicycle，setup会设置为10，hold设置为（） | 单选题 | 中等 | 笔试真题单选 |
| 使用Verilog编写三分频电路，输出为50%占空比(10分) | 编程题 | 中等 | 笔试真题 |
| 以下工艺器件中，电阻值的最大的是（） | 单选题 | 中等 | 笔试真题单选 |
| 当clock的周期是10ns，对于模块的input需要添加input delay，假设外部延迟是6ns，内部延迟是4ns，那模块的input delay需要设置为（） | 单选题 | 中等 | 笔试真题单选 |
| 以下叙述中，不正确的是（） | 单选题 | 中等 | 笔试真题单选 |
| 以下对于MOORE/MEALY状态机的特点描述正确的是（） | 单选题 | 中等 | 笔试真题单选 |
| 已知Y=A(~B)+B+(~A)B，下列结果中正确的是（） | 单选题 | 中等 | 笔试真题单选 |
| 关于同步复位和异步复位说法错误的是（） | 单选题 | 中等 | 笔试真题单选 |
| 16bit有符号数0×C6的十进制数是（） | 单选题 | 中等 | 笔试真题单选 |
| 0×6F5A的十进制数是（） | 单选题 | 中等 | 笔试真题单选 |
| 16bit有符号数0×A7，其中低4bit为尾数，截掉后4bit，四舍五入后是（） | 单选题 | 中等 | 笔试真题单选 |
| 信号跨时钟域时，会出现亚稳态，其失效性和哪些因素有关__________ | 多选题 | 中等 | 笔试真题多选 |
| 哪些Verilog的写法是不能综合的__________ | 多选题 | 中等 | 笔试真题多选 |
| 关于异步fifo说法正确的是____________ | 多选题 | 中等 | 笔试真题多选 |
| 关于clock以下说法正确的是_____________ | 多选题 | 中等 | 笔试真题多选 |
| Hold violation可以通过__________方式解决 | 多选题 | 中等 | 笔试真题多选 |
| 以下说法正确的是__________ | 多选题 | 中等 | 笔试真题多选 |
| 除法器的Verilog RTL实现。16bitA，8bitB。C=A/B （15分） | 编程题 | 中等 | 笔试真题 |