| 逻辑函数L(A,B,C)=(A+B) (B+C) (A+C)的最简表达式是 |
单选题 |
中等 |
笔试真题单选
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| 电路如图所示，其中A，B，C，D分别是4个输入管脚，Z是输出管脚。假设某一个颗芯片由于生产缺陷造成内部节点E与地短路（其值始终保持为0），通过下面那种输入管脚激励的组合，可以通过在输出管脚观测的方法判断E点是否有制造缺陷? |
判断题 |
中等 |
笔试真题
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| Memory内部存储单元的耦合故障是指某个单元存储值的改变会使相邻存储单元变成相同的值。下面哪种测试算法可以将存在这种故障的芯片筛选出来? |
单选题 |
中等 |
笔试真题单选
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| OCV (on chip variation)是指工艺等因素导致的同一芯片上不同位置的MOS晶体管的性能会有一些差异。在静态时序分析中，下面哪项属于模拟OCV而做出的设置? |
单选题 |
中等 |
笔试真题单选
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| 以下verilog语句: |
多选题 |
中等 |
笔试真题多选
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| 可以正确表述以下fork join_any语句的是（） |
单选题 |
中等 |
笔试真题单选
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| 下面一段systemverilog代码： |
单选题 |
中等 |
笔试真题单选
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| 为了保证代码以及验证活动的质量，通常要统计什么 |
单选题 |
中等 |
笔试真题单选
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| 高频时钟域的数据（每时钟周期都变化）传递给低频时钟域时，哪种同步方式正确? |
单选题 |
中等 |
笔试真题单选
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| 己知一套串行编码规则如下，编码后的信号与前一个时钟编码前的电平相同表示为1，与前一个时钟编码前的电平不同表示为0.且不允许出现编码后连续6个时钟为相同电平（如果出现需要插入1个bit，该bit是将编码后信号进行一次取反）。假定编码后信号初… |
单选题 |
中等 |
笔试真题单选
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| 关于Verilog HDL中的数字，请找出以下数字中最大的一个（ ）。 |
单选题 |
中等 |
笔试真题单选
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| 下面代码描述的是一个什么样的电路? |
单选题 |
中等 |
笔试真题单选
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| 如下图所示电路，时钟的时序和延时的时序见图表，请回答相关问题给出计算过程及结果。 |
单选题 |
中等 |
笔试真题单选
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| 如下图所示电路，时钟的时序和延时的时序见图表，请回答相关问题，给出计算过程及结果，仅考虑analysis_type为bc_wc情况，F3到F4的hold slack |
单选题 |
中等 |
笔试真题单选
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| 一个设计好的CMOS逻辑电路标准单元的延时主要取决于下面哪些因素? |
多选题 |
中等 |
笔试真题多选
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| 如果到达某个寄存器的timing path存在hold违例，下面哪些方法可以修复违例? |
多选题 |
中等 |
笔试真题多选
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| 以下C语言声明语句，其中阐述正确的是 |
多选题 |
中等 |
笔试真题多选
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| UVM中virtual sequencer有哪些特点 |
多选题 |
中等 |
笔试真题多选
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| 以下关于verilog function和task描述正确的是 |
多选题 |
中等 |
笔试真题多选
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| 关于跨时钟处理以下描述正确的是 |
多选题 |
中等 |
笔试真题多选
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| systemverilog中C语言可以通过以下哪些方式访问到DUT中的信号? |
多选题 |
中等 |
笔试真题多选
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| 下列关于同步复位和异步复位的区别，说法正确的是 |
多选题 |
中等 |
笔试真题多选
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| CMOS芯片设计中动态功耗和下列哪些因素相关 |
多选题 |
中等 |
笔试真题多选
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| 与FPGA全局时钟资源相关的有 |
多选题 |
中等 |
笔试真题多选
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| 请指出以下代码段中有问题或有风险的行 |
多选题 |
中等 |
笔试真题多选
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