设计工程中可使用的工具及设计大致过程？

数字IC设计工程中，常用工具包括：HDL编辑器（Vim/Emacs等）、仿真工具（ModelSim、VCS、NC-Verilog）、逻辑综合工具（Synopsys Design Compiler、Cadence Genus）、形式验证工具（Formality）、静态时序分析工具（PrimeTime、Tempus）、布局布线工具（Synopsys ICC2、Cadence Innovus）、物理验证工具（Calibre、ICV）等；FPGA设计则常用Vivado、Quartus、ISE及其内嵌的综合与实现工具。 设计大致过程：1. 需求与规格定义——明确功能、性能、接口、功耗及面积目标；2. 架构设计——划分模块、选择工艺、确定时钟复位方案；3. RTL编码——用Verilog/VHDL编写可综合寄存器传输级代码；4. 功能仿真——基于testbench验证逻辑功能正确性，覆盖边界与异常情况；5. 逻辑综合——将RTL转化为门级网表，并约束时序、面积、功耗；6. 形式验证（等价性检查）——确保综合前后功能一致；7. 布局布线——将标准单元放置并连成物理版图；8. 静态时序分析——检查所有路径是否满足setup/hold时序要求；9. 物理验证——处理DRC、LVS、天线效应等检查；10. 功耗分析、EM/IR drop分析；11. 流片前最终检查（sign-off）；FPGA设计通常省去后端物理验证，而是进行约束综合、实现（含布局布线）、时序分析与位流生成。