RTL设计（代码输入）。使用HDL语言完成对设计实体的RTL级描述。这一阶段使用和Verilog HDL语言的输入工具编写代码。

RTL设计（Register Transfer Level，寄存器传输级）是数字集成电路设计流程中的关键阶段，使用Verilog HDL语言将设计实体描述为可综合的硬件电路。本题重点在于掌握可综合的RTL代码风格，避免使用不可综合的结构（如initial、#delay、for循环中的变量初始化等）。以下通过一个同步四位计数器的RTL描述示例进行解析： ```verilog module counter ( input clk, input rst_n, // 异步复位，低有效 input en, // 计数使能 output reg [3:0] q // 计数值 ); // 时序逻辑：在时钟上升沿或复位下降沿触发 always @(posedge clk or negedge rst_n) begin if (!rst_n) q <= 4'b0; // 异步复位 else if (en) q <= q + 1; // 使能时递增 else q <= q; // 保持（可省略，默认保持） end endmodule ``` **关键要点**： 1. **敏感列表完整性**：时序逻辑中必须包含时钟和异步复位信号，且使用posedge/negedge描述沿敏感。组合逻辑敏感列表包含所有输入信号，避免产生锁存器。 2. **非阻塞赋值 <=**：时序逻辑中应使用非阻塞赋值模拟寄存器行为，避免仿真时出现竞争。组合逻辑中则使用阻塞赋值 =。 3. **复位方式**：通常使用异步复位（如rst_n）以简化时序闭合，同步复位也可接受但需注意与时钟的关系。 4. **可综合风格**：避免使用for循环嵌套（除非综合工具支持）、函数中的循环不可综合、避免生成语句（generate）外的变量赋值。 5. **输入输出声明**：所有端口需定义方向和类型，内部寄存器使用reg类型，连线使用wire（assign语句默认）。 **易错点**： - 忘记定义复位敏感边沿导致综合出组合逻辑反馈； - 在always块内部对同一变量多次赋值（多驱动）； - 使用阻塞赋值描述时序逻辑（仿真结果正确但综合出的电路行为异常）； - 未指定复位初值导致仿真X态传递。 RTL设计的核心是将算法行为映射为寄存器间的组合逻辑和触发器，确保代码在综合后与仿真一致。通过上述规范代码，可以生成简洁高效的硬件电路。