名词解释

建立时间（setup time）是指数据在时钟有效沿到达前必须保持稳定的最小时间；保持时间（hold time）是指数据在时钟有效沿到达后必须保持稳定的最小时间。两者共同保证触发器正确捕获数据，违背后果可能导致亚稳态或数据错误。 亚稳态（metastability）是指触发器输出在时钟有效沿附近采样时由于违反建立/保持时间而进入的不稳定中间态，输出可在0和1之间振荡，最终随机稳定到某个电平。解决方法包括同步器（多级FF）、降低时钟频率或使用专用同步电路。 竞争冒险（race condition）是指电路中由于信号路径延迟不同导致多个输入变化时输出出现短暂错误脉冲的现象。硬件设计中常通过增加冗余项、修改逻辑或使用同步方法消除。 阻塞赋值（=）与非阻塞赋值（<=）是Verilog中两种基本赋值方式。阻塞赋值按顺序立即执行，可能产生组合逻辑或竞争；非阻塞赋值在时钟沿统一更新，用于描述时序逻辑，避免仿真时的行为竞争。 同步电路与异步电路：同步电路中所有FF由同一时钟驱动，时序分析简单；异步电路使用不同时钟域或无时钟信号，需要跨时钟域同步处理，否则极易产生亚稳态。 Latch与Flip-Flop：Latch是电平敏感锁存器，在使能信号有效时透明，容易产生毛刺；Flip-Flop是边沿敏感寄存器，只在时钟沿捕获数据，抗干扰能力强，现代同步电路首选FF。