用逻辑门画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）

D触发器可由基本逻辑门（如与非门、或非门、反相器）构成。常见结构包括主从D触发器和维持阻塞D触发器，以下用与非门实现主从D触发器为例。 1. 结构：由两个RS锁存器（主锁存器和从锁存器）级联，每个RS锁存器由两个交叉耦合的与非门构成。主锁存器接收输入D和时钟CLK，从锁存器接收主锁存器输出并输出Q。 2. 门级连接： - 主锁存器：两个与非门（G1、G2）交叉耦合，G1输入：D与CLK（经过反相？实际常用CLK反相控制），G2输入：G1输出与CLK反相。通常用CLK反相（通过反相器）控制主锁存器使能。 - 从锁存器：两个与非门（G3、G4）交叉耦合，G3输入：主锁存器输出（即G1输出）与CLK（未反相），G4输入：G3输出与CLK。 - 反相器：提供CLK反相信号。 3. 工作过程：CLK低电平时，主锁存器开启（透明）跟随D；CLK高电平时，主锁存器关闭（锁存），从锁存器开启（透明）将主锁存器值传递到输出。实现边沿触发（上升沿有效）。 4. 另一种常见实现：用传输门和反相器构成，更简单。但用基本逻辑门时，与非门方案典型。 易错点： - 混淆锁存器与触发器，锁存器是电平敏感，触发器是边沿敏感，必须有双锁存器结构。 - 时钟极性错误，需确保主从锁存器使能相位相反。 - 未加反相器直接连接导致逻辑错误。 答案中应明确画出各门连线（文字描述），也可以补充用或非门实现对称结构。