画出DFF的结构图,用verilog实现之。（威盛）

DFF（D触发器）是边沿触发的存储单元，典型结构由主锁存器和从锁存器组成，利用时钟反相器实现边沿采样。主锁存器在时钟低电平透明（跟随D），从锁存器在时钟高电平透明，当时钟上升沿时，主锁存器关闭并传递状态到从锁存器输出。结构图可绘制为：时钟CK经反相器分为CK和CKB，主锁存器由传输门TG1（CK高时导通）、反相器INV1、INV2和反馈传输门TG2（CK低时导通）构成；从锁存器类似，但传输门TG3受CKB控制（CK低时导通），TG4受CK控制（CK高时导通），输出Q从两个反相器引出。Verilog实现：最简单的上升沿触发DFF为 `always @(posedge clk) q <= d;`，但实际工程常用带异步复位的版本：`always @(posedge clk or negedge rst_n) if (!rst_n) q <= 1'b0; else q <= d;`。另一种同步复位写法：`always @(posedge clk) if (!rst_n) q <= 1'b0; else q <= d;`。易错点：1.敏感列表必须列出所有复位信号，避免逻辑综合警告；2.非阻塞赋值`<=`确保时序无竞争；3.复位极性（低电平复位用negedge，高电平用posedge）；4.结构图需明确主从锁存器时钟相位相反，否则可能无法正确边沿触发。