模块端口的输入信号，如果没有进行赋值，其值是（ ）。

正确选项为 C. Z。在 Verilog 中，模块的输入端口（input）默认类型为 wire，其默认值为高阻态 Z。当输入端口在实例化时未连接或外部没有驱动时，仿真器将其视为高阻态。注意：输入端口在模块内部不能被赋值，只能被读取；如果外部驱动未连接，则呈现 'Z'。选项 A.1、B.C（C 并非标准逻辑值）、D.0均不符合默认规则。因此，输入信号未赋值时值为高阻 Z。