| 下列电路中属于时序逻辑电路的是 |
简答题 |
中等 |
笔试真题
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| 关于同步设计描述错误的是 |
简答题 |
中等 |
笔试真题
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| 下面哪种措施不能减少亚稳态影响 |
简答题 |
中等 |
笔试真题
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| 状态机没有冗余状态时，可以不写default状态。 |
简答题 |
中等 |
笔试真题
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| 状态机如果状态未列全，不需要使用default状态。 |
简答题 |
中等 |
笔试真题
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| 下列关于实现不符合低功耗设计规范要求的是 |
简答题 |
中等 |
笔试真题
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| 下列说法错误的是 |
简答题 |
中等 |
笔试真题
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| 下列说法正确的是 |
简答题 |
中等 |
笔试真题
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| 我们通常所说的时序逻辑电路是指 |
简答题 |
中等 |
笔试真题
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| 中断指示寄存器由实时告警的状态触发，是只读寄存器 |
简答题 |
中等 |
笔试真题
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| 对于信号定义语句：reg[0：4]always，a；，说法错误的是： |
简答题 |
中等 |
笔试真题
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| 如果两个时钟的频率不同，则两个时钟为异步时钟 |
简答题 |
中等 |
笔试真题
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| 格雷码（gray code）比二进制码（binary code）有什么优势？ |
判断题 |
中等 |
笔试真题
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| 用于逻辑的真假判断，结果为单比特，0或1。！用于数据按位取反，结果是单个或多个比特 |
判断题 |
中等 |
笔试真题
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| 以下哪个阶段的仿真可以真实的模拟实际的环境 |
简答题 |
中等 |
笔试真题
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| 形式验证可以判断 |
判断题 |
中等 |
笔试真题
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| 哪些情况下不会产生latch电路？ |
多选题 |
中等 |
笔试真题多选
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| SystemVerilog中，下面那种数组在使用前需要先执行new操作。 |
简答题 |
中等 |
笔试真题
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| 下面两端代码中in，q1、q2和q3的初值分别为0，1，2，3，那么经过1个时钟周期后，左侧q3的值和右侧q3的值分别变成了 |
简答题 |
中等 |
笔试真题
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| 下面那些模块划分方式是不合理的 |
简答题 |
中等 |
笔试真题
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| 如下图，对时钟到输出时间分析正确的是 |
简答题 |
中等 |
笔试真题
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| 关于verilog代码风格，以下说法错误的有： |
简答题 |
中等 |
笔试真题
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| 异步电路都不需要STA进行约束检查。 |
简答题 |
中等 |
笔试真题
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| 完全消除亚稳杰的方法正确的是 |
简答题 |
中等 |
笔试真题
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| 下列不属于异步时序电路设计特征的是： |
简答题 |
中等 |
笔试真题
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| 以下哪一项对于提高系统处理能力没有帮助 |
简答题 |
中等 |
笔试真题
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| 同步电路设计中出现setup time不满足、不可以采样下面哪种措施解决 |
简答题 |
中等 |
笔试真题
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| 单bit电平信号使用级联三触发器电路跨异步时钟城可以消除亚稳态。 |
简答题 |
中等 |
笔试真题
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| 对于initial语句，说法错误的是：（） |
简答题 |
中等 |
笔试真题
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| 时序逻辑电路按照其触发器是否有统一的时钟控制分为同步时序电路和异步时序电路。 |
简答题 |
中等 |
笔试真题
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| 异步时钟数据采样的方法错误的是 |
简答题 |
中等 |
笔试真题
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| Verilog语言的层次高低对应 |
简答题 |
中等 |
笔试真题
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| 设计异步FIFO时，FIFO深度必须是2的整数次幕，才能使用格雷码 |
简答题 |
中等 |
笔试真题
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| 表示任意两位无符号十进制数需要（ ）位二进制数 |
简答题 |
中等 |
笔试真题
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| 模块端口的输入信号，如果没有进行赋值，其值是（ ）。 |
简答题 |
中等 |
笔试真题
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| 基于Verilog HDL，时钟或复位信号可以出现在赋值表达式中。 |
简答题 |
中等 |
笔试真题
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| 线型信号必须显示定义 |
简答题 |
中等 |
笔试真题
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| 编码中可以使用显式端口映射，也可以使用位置端口映射，位置端口映射方式更好。 |
简答题 |
中等 |
笔试真题
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