Please describe the digital P&R flow.请简述数字后端P&R流程。

数字后端P&R（Place and Route）流程是芯片设计中从门级网表到物理版图的核心步骤，主要包含以下阶段： 1. **数据准备**：导入综合后的网表、工艺库（.lib）、物理库（.lef）、时序约束（SDC）、寄生参数模型等。 2. **布图规划（Floorplan）**：定义芯片尺寸与形状，规划I/O Pad、宏单元（Memory、IP）位置，创建电源网络（VDD/VSS）、放置标准单元行，设置障碍区与间距约束。 3. **布局（Placement）**：将标准单元放置在预定行内，目标是优化时序、减少布线拥塞、降低功耗。包括全局布局、合法化、详细布局三个阶段。 4. **时钟树综合（CTS）**：构建时钟网络的物理结构（缓冲器插入、平衡路径延迟），以最小化时钟偏斜（Skew）、满足建立/保持时间。CTS后需重新评估时序并修复违规。 5. **布线（Routing）**：将各单元的引脚通过金属层互连。先进行全局布线（分配近似路径），再执行详细布线（精确路径对金属层和通孔分配），最后进行布线优化（修复天线效应、串扰、短路等）。 6. **时序收敛与DFM**：迭代修复建立/保持时间违反，进行信号完整性分析（SI）、功耗分析、电压降（IR Drop）分析，并应用可制造性设计（DFM）规则（如冗余通孔、线宽优化）。 7. **物理验证**：执行设计规则检查（DRC）、版图与电路一致性检查（LVS）、电气规则检查（ERC），最终输出GDSII流片文件。 **易错点**：混淆后端流程与综合流程；忽略CTS后需再次修复时序；未区分全局布线与详细布线；遗漏电源网络设计或DFM步骤。