The clock cycle is T, the clock toregister output delay is Tco, setup and hold time of a register are Tsetup andThold, …

不考虑时钟偏斜下，逻辑延时Tdelay的约束如下： 1. **建立时间要求**：数据必须在时钟沿之前稳定到达后级寄存器D端。路径总延时为Tco（前级寄存器时钟到Q）+ Tdelay（组合逻辑），该值加上后级寄存器建立时间Tsetup应小于等于时钟周期T，即 Tco + Tdelay + Tsetup ≤ T。因此，Tdelay ≤ T - Tsetup - Tco。此约束给出Tdelay的上限。 2. **保持时间要求**：数据在时钟沿之后必须保持稳定至少Thold时间。从时钟沿到新数据到达后级D端的延时为Tco + Tdelay，该值必须大于等于Thold，即 Tco + Tdelay ≥ Thold。因此，Tdelay ≥ Thold - Tco。若Thold ≤ Tco，则Tdelay可为0（无实际下界）；若Thold > Tco，则Tdelay有正的下界。此约束给出Tdelay的下限。 综上，Tdelay需同时满足：Thold - Tco ≤ Tdelay ≤ T - Tsetup - Tco。实际设计中还需考虑工艺偏差、时钟抖动等，通常留有余量。