行为仿真 /功能仿真： 在编译前对用户所设计的电路进行逻辑功能验证，此时是没有任何

行为仿真（功能仿真）是在设计编译之前，仅对用户编写的RTL代码或行为级描述进行逻辑功能验证。此时仿真器不包含任何实际物理延迟信息（如门延迟、走线延迟），仅考虑理想时钟和零延迟模型。因此，仿真结果反映的是电路逻辑行为的正确性，而非时序特性。该仿真主要用于验证设计是否满足功能规格，发现逻辑错误如状态机跳转错误、数据通路错误、接口协议违规等。由于不涉及时序，仿真速度较快，适合大规模设计的早期验证。常见工具包括VCS、ModelSim、NC-Verilog等。