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题目
IC设计流程
a.从芯片生产的角度来看，在该步骤之前，所有的工作都可近似看做一个虚拟性的，与现实
b.该步骤中，通常会插入 DFT、clock gating 等。
a.RTL代码：由 ASIC design engineers 团队提供；交接前，必须保证在第 3步的 check中没
b.工艺库（ .db） ：由晶圆厂提供；
c.约束（ SDC） ：由逻辑综合工程师和 ASIC design engineers 共同商定。
a.网表：包含了 RTL中的所有的逻辑信息，除此以外，可能还会有 DFT、clock gating 、I/O
b.标准延迟文件 SDF：主要包含了网表中所有器件的延迟信息，用于时序仿真； PT 会结合
c.各种报告： timing report 、area report 、constrain report 、clock report 、violation report 等
a.从逻辑综合开始，基本上每做一步大的调整，都会完成一次 STA分析，以保证每步都能实
b.所用到的 SDC同逻辑综合；
c.通常设计中会存在大量的违例路径，STA 要修大量的 setup、hold等，如何修这些违例，
参考答案与知识点
参考答案
该题考察IC设计流程的整体认知。正确流程应为：需求确定→架构/算法设计→RTL实现→功能验证→逻辑综合+DFT→形式验证→静态时序分析→后端布局布线等。易错点：1）误将形式验证放在逻辑综合之前；2）混淆功能验证与形式验证（功能验证仿真行为，形式验证检查等价性）；3）认为STA只在后端进行，实际前端综合后即迭代STA；4）忽略逻辑综合中DFT插入对面积的影响（增20%-30%）；5）跨时钟域检查（CDC）属于RTL实现后的检查，而非功能验证阶段。典型错误选项可能包含“功能验证使用PrimeTime”、“逻辑综合前必须完成形式验证”等。应注意：CDC工具如Syglass应在RTL实现后、功能验证前执行；逻辑综合工具DesignCompiler需要工艺库（.db）和约束（SDC）；STA工具PrimeTime使用spef文件；形式验证工具Formality比较RTL与网表功能。
涉及知识点
- IC设计前端流程顺序
- 功能验证与形式验证区别
- 逻辑综合输入输出文件
- CDC检查时机与工具
- DFT插入对面积影响
- STA工具与输入文件