用verilog编程，语法要符合FPGA设计的要求

FPGA设计中的Verilog编程需遵循可综合风格，避免使用initial、#延时、循环（除非是generate或for循环可综合）、系统任务（如$display）等不可综合结构。应使用always块描述时序逻辑（posedge clk或negedge rst_n），组合逻辑使用always @(*)或assign语句。非阻塞赋值（<=）用于时序逻辑，阻塞赋值（=）用于组合逻辑。避免混合使用阻塞与非阻塞赋值同一变量。复位优先使用同步或异步复位，注意敏感列表完整。模块端口定义明确输入输出，避免三态门内部使用。使用parameter或localparam定义常量，避免使用`define全局宏。状态机推荐三段式（状态跳转、次态组合逻辑、输出时序逻辑）。同步设计需满足建立/保持时间，避免产生异步时钟域信号直接使用，需加同步器。