设计编译（综合）。设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的某种数据格式(网表)。

综合（Synthesis）是数字IC设计流程中的关键步骤，它将高层次的行为或RTL级描述（如Verilog、VHDL）转换为门级网表（Gate-level Netlist）。输入通常是RTL代码或行为级描述，输出是结构化的门级网表，通常以EDIF（Electronic Design Interchange Format）、Verilog网表或特定工具格式存在。综合过程包括：1) 翻译（Translation）：将硬件描述语言解析成通用布尔等式或中介表示；2) 逻辑优化（Logic Optimization）：运用布尔代数、资源共享、重定时等技术减少面积、功耗或提升时序；3) 工艺映射（Technology Mapping）：将优化后的逻辑映射到目标工艺库（如标准单元库）中的门级单元。综合工具（如Synopsys Design Compiler、Cadence Genus）需要用户提供约束文件（时序、面积、功耗）以指导优化方向。易错点：综合不等于布局布线（Place & Route），它仅产生门级网表，后续还需物理设计；综合不改变行为逻辑功能，但可能插入缓冲器、调整门级结构；输入网表（如RTL网表）和输出网表（门级网表）格式均为行业标准格式（如Verilog、EDIF）；综合中时序约束的重要性常被忽视，可能导致后期时序违例。