| 以下是对Cache-主存-辅存三级存储系统中各级存储器的作用，速度，容量的描述，其中完全正确的是 |
单选题 |
中等 |
笔试真题单选
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| 设一个cycle只能完成一个（8bit*8bit）或一个（17bit+17bit+17bit）操作，那么设计16bit*16bit乘法最少可以多少个cycle完成。 |
单选题 |
中等 |
笔试真题单选
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| 如果只使用（2选1MUX）完成异或门逻辑，最少需要多少个MUX( )。 |
单选题 |
中等 |
笔试真题单选
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| 对连续信号进行均匀采样时，采样频率是Ωs，信号最高截止频率为Ωc，折叠频率是 |
单选题 |
中等 |
笔试真题单选
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| 逻辑表达式A+BC= |
单选题 |
中等 |
笔试真题单选
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| 某寄存器的地址为addr，现在要求将此寄存器的值取反，下列正确的C语言描述是： |
单选题 |
中等 |
笔试真题单选
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| 关于网表仿真的描述正确的是： |
单选题 |
中等 |
笔试真题单选
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| 在芯片制造中，工艺结点分为28nm，12nm，7nm等，其中这些28，12，7的含义是指： |
单选题 |
中等 |
笔试真题单选
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| 关于数字通信的特点，下面描述不正确的是 |
单选题 |
中等 |
笔试真题单选
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| 某集成电路芯片，其最大输出低电平VOL_max=0.1V，最大输入低电平VIL_max=1.5V，最小输出高电平VOH_max=4.9V，最小输入高电平VIH_max=3.5V，则其低电平噪声容限VNL= |
单选题 |
中等 |
笔试真题单选
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| 以下哪些电路可以设置False_path |
多选题 |
中等 |
笔试真题多选
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| 从奈奎斯特采样定理得出，要使实信号采样后能够不失真还原，采样频率f与信号最高频率fs的关系是： |
单选题 |
中等 |
笔试真题单选
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| 以下哪种异常可以用逻辑分析仪测试 |
单选题 |
中等 |
笔试真题单选
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| 下图所示环形振荡器，单个反相器延时为3us，稳定震荡后，输出的周期信号频率为多少？ |
单选题 |
中等 |
笔试真题单选
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| 如下图所示，当CLK1为100MHz时，约束set_input_delay -clocks CLK1 -max 5 sig_a，如果CLK1变成50MHz，需要保证的约束效果不变，此时input_delay应该设置为多少？ |
单选题 |
中等 |
笔试真题单选
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| 下列说法正确的是： |
单选题 |
中等 |
笔试真题单选
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| 在数字电路设计中，要求模块设计中保持寄存器输入输出的好处 |
单选题 |
中等 |
笔试真题单选
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| 下列关于代码覆盖率描述错误的是 |
单选题 |
中等 |
笔试真题单选
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| 在UVM和SystermVerilog基础知识的描述错误的是： |
单选题 |
中等 |
笔试真题单选
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| 判断电路中是否存在竞争冒险的方法有哪些？ |
多选题 |
中等 |
笔试真题多选
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| 以下哪些是典型FPGA器件内部的常用资源：( )。 |
多选题 |
中等 |
笔试真题多选
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| 以下关于Latch与Flip-Flop特性描述正确的是：( )。 |
多选题 |
中等 |
笔试真题多选
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| 随着IC电路设计工艺的进步，漏电功耗占比越来越大，不考虑温漂的影响，以下哪些技术能够用于降低漏电功耗？ |
多选题 |
中等 |
笔试真题多选
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| 下面电路亚稳态描述不正确的是： |
多选题 |
中等 |
笔试真题多选
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| 在芯片中某数字block支持单独上下电，那么下列说法正确的是： |
多选题 |
中等 |
笔试真题多选
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| 根据约束关系set_clock_groups -async -group {CLK1 CLK3}{CLK2}，下图哪些路径会进行时序检查 |
多选题 |
中等 |
笔试真题多选
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| 一款芯片含有CPU（包含Cache、MMU），DDR控制器，BOOTROM。此芯片启动时，初始化代码在跳到main函数之前，通常会执行哪些操作？ |
多选题 |
中等 |
笔试真题多选
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| FPGA相对于ASIC，优势时灵活可编程，不足是可实现的最高频率有限。请介绍一下在FPGA开发中典型的时序优化方法。 |
问答题 |
中等 |
经典问答问答题
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| 设计一个电路，使用时序逻辑对一个单bit信号进行毛刺滤除操作。高电平或者低电平宽度小于4个时钟周期的为毛刺。用Verilog或者VHDL写出代码。 |
填空题 |
中等 |
笔试真题
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| 用systemVerilog的contraint语句实现以下随机激励： |
填空题 |
中等 |
笔试真题
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