| CISC的全称是什么( )。 |
单选题 |
中等 |
笔试真题单选
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| Assign a = (b[15:0] == 16'hd5) ? 1'b0 : 1'b1；该语句需要几个4输入LUT实现 |
单选题 |
中等 |
经典问答问答题
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| 某粮库里有三堆袋装大米。已知第一堆有303袋大米，第二堆有全部大米袋数的五分之一，第三堆有全部大米袋数的七分之若干。问粮库里共有多少袋大米？ |
问答题 |
中等 |
经典问答问答题
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| 精通Verilog HDL 硬件描述语言并具备扎实的数字电路基础； |
编程题 |
中等 |
笔试真题
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| 以下说法正确的是( )。 |
单选题 |
中等 |
笔试真题单选
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| #include <stdio> |
单选题 |
中等 |
笔试真题单选
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| 接收机的每一步频谱图，这个题20分。给出了IN的频谱画出ABCDE每点 |
编程题 |
中等 |
笔试真题
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| 了解ASIC或FPGA前端设计流程及相关 EDA工具，包括电路综合、时序分析等； |
编程题 |
中等 |
笔试真题
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| 下列定义不正确的是( )。 |
问答题 |
中等 |
笔试真题问答题
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| 大规模可编程器件主要有CPLD和FPGA两类，下面对CPLD结构和工作原理描述中，不正确的是 |
单选题 |
中等 |
笔试真题单选
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| 人民路小学三、四、五年级的同学乘汽车去春游。如果每车坐45人，有10人不能坐车；如果每车多坐5人，又多出1辆汽车，一共有多少辆汽车？ |
问答题 |
中等 |
经典问答问答题
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| 具备以下任一经验者尤佳：脚本语言运用经验 (Perl, Python…), SystemVerilog/UVM 验证经验，熟悉 |
编程题 |
中等 |
笔试真题
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| 1Å表示( ) |
判断题 |
中等 |
笔试真题
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| 十进制的2019，用十六进制表示最少需要几位数( )。 |
单选题 |
中等 |
笔试真题单选
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| 综合是EDA设计的关键步骤，下面有关综合的描述错误的是 |
单选题 |
中等 |
笔试真题单选
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| 加分项： SystemVeriolg/UVM/CPU/DFT 等相关经验。 |
编程题 |
中等 |
笔试真题
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| Y(A,B,C) = Σm(0,1,2,3)逻辑函数的化简式为 |
单选题 |
中等 |
笔试真题单选
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| 在函数F=AB+CD的真值表中，F=1的状态有多少个( )。 |
单选题 |
中等 |
笔试真题单选
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| 如下图所示：根据 A的波形，画出 B,C的波形，寄存器是同步清零的 。 |
编程题 |
中等 |
笔试真题
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| 下面器件中，( )是易失行存储器。 |
单选题 |
中等 |
笔试真题单选
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| 以下代表异或门的是 |
问答题 |
中等 |
笔试真题问答题
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| 一个八位二进制减法计数器，初始状态为00000000，问经过268个输入脉冲后，此计数器的状态为( )。 |
单选题 |
中等 |
笔试真题单选
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| FPGA设计优化主要考虑面积优化和速度优化，以下不属于面积优化的是 |
单选题 |
中等 |
笔试真题单选
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| 小王步行的速度比跑步慢50%，跑步的速度比骑车慢50%。如果他骑车从A城去B城，再步行返回A城共需要2小时。问小王跑步从A城到B城需要多少分钟？ |
问答题 |
中等 |
经典问答问答题
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| 设有定义：int x[2][3]；则以下关于二维数组x的叙述错误的是 |
单选题 |
中等 |
笔试真题单选
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| 通常，商业等级（Commercial）的FPGA器件结温（Junction Temperature）范围是( )。 |
单选题 |
中等 |
笔试真题单选
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| 时序设计的本质是满足每一个触发器的 和 的要求。 |
填空题 |
中等 |
经典问答问答题
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| 关于单bit慢速信号异步同步化的方法以下最合适的方法是( )。 |
单选题 |
中等 |
笔试真题单选
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| 常用的工频陷波电路属于哪种类型的滤波电路( )。 |
单选题 |
中等 |
笔试真题单选
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| 下列对于逻辑最小项的描述错误的是( )。 |
单选题 |
中等 |
笔试真题单选
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| 如果DFF的hold时间不满足，通常可以通过降低时钟运行速度来解决。 |
问答题 |
中等 |
经典问答问答题
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| 在Verilog HDL中，下面哪个是在RTL代码中不可以直接使用的运算符( )。 |
单选题 |
中等 |
笔试真题单选
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| 关于三目运算符：a?b:c，说法正确的是( )。 |
问答题 |
中等 |
笔试真题问答题
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| TTL电路的电源电压为( )。 |
单选题 |
中等 |
笔试真题单选
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| 对于高速信号的描述，下列说法正确的有( )。 |
单选题 |
中等 |
笔试真题单选
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| 假设两个异步时钟clk_a和clk_b，clk_a=148.5M，clk_b=140M。如图所示，clk_a时钟域中连续1920个16bit的数据通过data_valid标记，有效数据之后，紧接着720个无效数据时钟周期。请问，该数据通过… |
问答题 |
中等 |
经典问答问答题
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| 报文长度为65bytes，FPGA处理位宽为64bit，采用250M工作时钟，包处理性能为( )M。 |
单选题 |
中等 |
笔试真题单选
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| 请用你熟悉的HDL语言，实现算法Q=K*(D-16)，其中输入数据D和输出数据Q的数值定义均为无符号8位整数u.8.0（无符号，8位整数，0位小数），输入参数K的数值定位为有符号数小数s.2.10（1位符号位，2位整数位，10位小数位）。… |
问答题 |
中等 |
经典问答问答题
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| 电迁移通常是指在电场作用下使金属离子发生迁移的现象。如下影响电迁移率的因素有： |
判断题 |
中等 |
笔试真题
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| TTL的电源电平是多少( )。 |
单选题 |
中等 |
笔试真题单选
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| 一个系统有两个时钟域的电路，其时钟频率分别为fClka=60MHz和fClkb=20MHz。Clka时钟域驱动一个脉冲信号pulsea（位宽1bit），传输到Clkb时钟域的电路中，用于触发b模块的某些动作。电路模型和关键时序如下图。请写… |
编程题 |
中等 |
经典问答问答题
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| 假设如下每个小方块铝薄片的电阻为1欧姆，请问如下图形的铝片的电阻为： |
判断题 |
中等 |
笔试真题
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| 施密特触发器的主要作用不包括( )。 |
单选题 |
中等 |
笔试真题单选
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| 下面哪个不是Verilog保留字( )。 |
单选题 |
中等 |
笔试真题单选
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| 如下会影响IC制造良率的是： |
判断题 |
中等 |
笔试真题
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| 传输延迟将随扇出的增大而( )，随扇入的增大而( )。 |
单选题 |
中等 |
笔试真题单选
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| 新的techonology node边长大约是之前的多少%来达到面积缩小一半？ |
判断题 |
中等 |
笔试真题
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| 设int n=2, *p=&n, *q=p; 则以下赋值语句为非法的是( )。 |
单选题 |
中等 |
笔试真题单选
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| 对电路的工作速度不是主要影响因素的是： |
判断题 |
中等 |
笔试真题
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| 某放大电路在负载开路时的输出电压为4V，接入12k欧姆的负载电阻后，输出电压为3V，这说明放大电路的输出电阻为( )。 |
单选题 |
中等 |
笔试真题单选
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| 选出和如下表达式相等的项，Y=A+C+BC+D |
判断题 |
中等 |
笔试真题
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| 下面关于$display，$strobe，$monitor的区别描述正确的是( )。 |
单选题 |
中等 |
笔试真题单选
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| 如下环形振荡器，假设每个反相器的传输延迟都为TPLH=0.05ns，TPHL=0.15ns，则振荡器的周期T为多少？ |
判断题 |
中等 |
笔试真题
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| 下面4项关于奇偶校验的描述正确的是( )。 |
单选题 |
中等 |
笔试真题单选
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| 一个RAM的大小为520*8bit，其地址需要多少位？ |
判断题 |
中等 |
笔试真题
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| 在Verilog HDL中对于initial语句，说法错误的是( )。 |
单选题 |
中等 |
笔试真题单选
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| 如下哪个是CMOS电路的动态功耗公式（其中CL表示输出负载，表示电路工作频率） |
判断题 |
中等 |
笔试真题
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| 锁存器（latch）和触发器（filp-flop）的概念和区别？为什么多用register。行为级描述中latch如何产生的？ |
判断题 |
中等 |
笔试真题
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| 下列哪种时钟类型一般推荐使用( )。 |
单选题 |
中等 |
笔试真题单选
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| 以下总线中不是串行总线的是 |
判断题 |
中等 |
笔试真题
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| 流水线技术可以( )。 |
单选题 |
中等 |
笔试真题单选
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| 运算assign SUM=a[7:0]+b[7:0]+c[7:0]+d[7:0]+e[8:0]，为了SUM没有溢出，SUM的位宽最小为多少 |
判断题 |
中等 |
笔试真题
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| 在Verilog HDL中，关于操作符的优先级描述正确的是( )。 |
单选题 |
中等 |
笔试真题单选
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| 芯片所讲的PPA是指： |
判断题 |
中等 |
笔试真题
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| main(){ |
单选题 |
中等 |
笔试真题单选
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| 用8421码表示的十进制数45，可以写成( )。 |
单选题 |
中等 |
笔试真题单选
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| 芯片测试一般包含： |
判断题 |
中等 |
笔试真题
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| 二输入与非门当输入变化为( )时，输出可能有竞争冒险。 |
单选题 |
中等 |
笔试真题单选
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| 如下哪种工作条件下，功耗最大 |
判断题 |
中等 |
笔试真题
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| 以下哪个是Verilog中不可综合的语句( )。 |
单选题 |
中等 |
笔试真题单选
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| 用以下哪个指令可以实现设置文件“tes”以及其下面的所有文件权限为Use自己可读可写可执行，Group和Other设定为仅仅可读 |
判断题 |
中等 |
笔试真题
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| 下面关于异步信号同步化描述正确的是( )。 |
单选题 |
中等 |
笔试真题单选
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| 以下说法错误的是： |
判断题 |
中等 |
笔试真题
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| 请判断以下哪个电路不是时序逻辑电路( )。 |
判断题 |
中等 |
笔试真题
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| FPGA器件实现逻辑运算的基本原理是( )。 |
单选题 |
中等 |
笔试真题单选
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| 在Verilog中，关于task和function描述正确的是 |
判断题 |
中等 |
笔试真题
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| 与门的两个输入端口从00变为01时，输出值变化为( )。 |
单选题 |
中等 |
笔试真题单选
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| 如下电路的逻辑功能为： |
判断题 |
中等 |
笔试真题
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| 有符号数105的原码( )、反码( )、补码( )。 |
单选题 |
中等 |
笔试真题单选
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| 对于有符号的4位二进制数运算0101+1000，其十进制结果为 |
判断题 |
中等 |
笔试真题
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| 全加器比半加器多了( )。 |
单选题 |
中等 |
笔试真题单选
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| 对于timing check，说法错误的是 |
判断题 |
中等 |
笔试真题
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| 一个反相器，它测出的转换时间为tLH=7ns和tHL=3ns，最大信号频率为( )。 |
单选题 |
中等 |
笔试真题单选
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| 如下逻辑门可以表示任何的布尔表达式的是： |
判断题 |
中等 |
笔试真题
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| 以下关于存储器的描述正确的是( )。 |
多选题 |
中等 |
笔试真题多选
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| 如下代码中，OUT的延迟为多少？ |
判断题 |
中等 |
笔试真题
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| 以下属于C语言结构化程序的设计方法步骤为( )。 |
多选题 |
中等 |
笔试真题多选
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| 请用Verilog RTL描述如下图设计：以clk为基准，设计一个秒计数器，在指定的计数值产生中断，实时输出当前的秒数计数值。 |
判断题 |
中等 |
笔试真题
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| 下面哪些措施对提高设计的频率有帮助( )。 |
多选题 |
中等 |
笔试真题多选
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| 锁存器（latch）和触发器（filp-flop）的概念和区别？ |
问答题 |
中等 |
经典问答问答题
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| 全加器包含( )。 |
多选题 |
中等 |
笔试真题多选
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| 下面关于always语句描述正确的是( )。 |
多选题 |
中等 |
笔试真题多选
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| 设计一个电路，把A clock domain的一个单周期脉冲同步到B clock domain，在B domain也为一个单周期脉冲（A、B是异步clock，且时钟周期关系不确定），画出电路图。 |
判断题 |
中等 |
笔试真题
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