| 关于亚稳态的描述 错误的是（） |
单选题 |
中等 |
笔试真题单选
|
| 当一个乘法器需要10个cycle才能完成计算任务，对其需要设置multicycle，setup会设置为10，hold设置为（） |
单选题 |
中等 |
笔试真题单选
|
| 以下关于 System Verilog 的描述， 正确的是 |
单选题 |
中等 |
笔试真题单选
|
| [Python] list1 = [0,1,2,3.4.5]，则list1[:-2]=? |
简答题 |
中等 |
笔试真题
|
| 请画出如下语句综合后对应的电路 |
编程题 |
中等 |
笔试真题
|
| 【单选题】下列关于stuck-at故障模型描述错误的一个是： |
单选题 |
中等 |
笔试真题单选
|
| 若将CPU中浮点单元加速10倍，CPU整体性能提升比例是多少？ |
编程题 |
中等 |
笔试真题
|
| foo-(1<a)foo-1<a的结果一致 |
单选题 |
中等 |
笔试真题单选
|
| D触发器：Tsetup=3ns，Thold=1ns，Tck2q=1ns， |
单选题 |
中等 |
笔试真题单选
|
| Please code the divider by 3 with Verilog(50% duty cycle).用Verilog设计一个3分频器，要求50%占空比。 |
编程题 |
中等 |
笔试真题
|
| 模块A发出的数据经过6个周期到达FIFO，预满信号经过12个周期返回A模块；FIFO读出的数据经过10个周期达到B模块。A模块每个周期发出一个数据，B模块每3个周期发出一个数据。求FIFO的预满深度1和最小深度2 |
问答题 |
中等 |
经典问答问答题
|
| 布尔代数(A+C) (A+B+C) 等于 |
单选题 |
中等 |
笔试真题单选
|
| 有关DFT，以下说法不正确的是? |
单选题 |
中等 |
笔试真题单选
|
| What is the concept of combinational and sequential logic? |
问答题 |
中等 |
笔试真题问答题
|
| 逻辑函数L(A,B,C)=(A+B) (B+C) (A+C)的最简表达式是 |
单选题 |
中等 |
笔试真题单选
|
| 如下所示assertion，请问在图示波形中哪个时钟可以判定为success？ |
问答题 |
中等 |
笔试真题问答题
|
| 下列关于mbist测试描述正确的一个是： |
单选题 |
中等 |
笔试真题单选
|
| 使用Verilog编写三分频电路，输出为50%占空比(10分) |
编程题 |
中等 |
笔试真题
|
| 亚稳态状态是必须避免的，亚稳态现象可以导致如下后果 |
单选题 |
中等 |
笔试真题单选
|
| What's the main usage of Scan shift registers? () |
单选题 |
中等 |
笔试真题单选
|
| 以下Verilog代码中，a=12，b=10.则z的运算结果为: |
单选题 |
中等 |
笔试真题单选
|
| 从综合出电路的电路看第一段代码比第二段代码优化的地方是 |
单选题 |
中等 |
笔试真题单选
|
| 使用verilog实现2个8bit补码的相加。 |
编程题 |
中等 |
笔试真题
|
| 逻辑电路如图所示，已知各触发器初态为0，试着画出Q0，Q1，Q2的波形。 |
编程题 |
中等 |
笔试真题
|
| 线网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是 |
单选题 |
中等 |
笔试真题单选
|
| 下列电路中属于时序逻辑电路的是 |
简答题 |
中等 |
笔试真题
|
| o10换算成十进制是多少? |
单选题 |
中等 |
笔试真题单选
|
| Assuming a=1'b1; b=1'b0what's the final values of a and b? |
问答题 |
中等 |
笔试真题问答题
|
| 格雷码在异步电路中的应用： |
单选题 |
中等 |
笔试真题单选
|
| 你希望工作的地点是？ |
问答题 |
中等 |
笔试真题问答题
|
| 画出 4 分频电路？ |
编程题 |
中等 |
笔试真题
|
| 一段程序如下，请问在 45这个时刻上， A B的值各是多少（） |
单选题 |
中等 |
笔试真题单选
|
| 以下工艺器件中，电阻值的最大的是（） |
单选题 |
中等 |
笔试真题单选
|
| 请列出SRAM与DRAM的不同之处? |
简答题 |
中等 |
笔试真题
|
| 下列描述代码可综合的是 |
单选题 |
中等 |
笔试真题单选
|
| 芯片的功耗和下列哪种不强相关_____________。 |
问答题 |
中等 |
笔试真题问答题
|
| s（t）为fsk调制信号s（t）=x（n）sin（w1t）+x'（n）sin（w2t）, {w1>w2},x（n）={1,011,01）.带通滤波的通带为w1±a,0<（w1-w2）/2图3-1给出包络检波的解调框图，请画出b,c,d各点… |
编程题 |
中等 |
笔试真题
|
| 关于同步设计描述错误的是 |
简答题 |
中等 |
笔试真题
|
| 下列关于芯片中电迁移的描述错误的一个是： |
单选题 |
中等 |
笔试真题单选
|
| FIFO是标准接口，wr_rdy为高时可写，wr_en为高时写有效； |
编程题 |
中等 |
笔试真题
|
| 在verilog HDL描述语言中，模块内使用parameter和define定义的参数，其作用范围均局限于模块内部。 |
单选题 |
中等 |
笔试真题单选
|
| 下列电路属于时序电路的是 |
单选题 |
中等 |
笔试真题单选
|
| Please describe the digital P&R flow.请简述数字后端P&R流程。 |
问答题 |
中等 |
笔试真题问答题
|
| 十进制数46的格雷码是哪个? |
单选题 |
中等 |
笔试真题单选
|
| 下面的选项中关于宏定义的说法不正确的是 |
单选题 |
中等 |
笔试真题单选
|
| 电路如图所示，其中A，B，C，D分别是4个输入管脚，Z是输出管脚。假设某一个颗芯片由于生产缺陷造成内部节点E与地短路（其值始终保持为0），通过下面那种输入管脚激励的组合，可以通过在输出管脚观测的方法判断E点是否有制造缺陷? |
判断题 |
中等 |
笔试真题
|
| 下列关于芯片中信号串扰描述错误的一个量： |
单选题 |
中等 |
笔试真题单选
|
| 假设输入信号X位宽为10bit，InputA位宽为5bit，InputB位宽为14bit，实现Y=X*Input A+ Input B功能，并要求不损失精度，那么输出信号Y位宽应不小于 |
单选题 |
中等 |
笔试真题单选
|
| Which stage of detecting a fault is at least cost to a company? |
单选题 |
中等 |
笔试真题单选
|
| constraint c_0{ |
单选题 |
中等 |
笔试真题单选
|
| logic [1:0] a; logic [1:0] b; logic result; a=2'b1z; b=2'b10; result=(a==b)；在sv中，上述代码执行完后，result的值为1'b0 |
单选题 |
中等 |
笔试真题单选
|
| 使用verilog实现下图电路，并简述其用途和优势。 |
编程题 |
中等 |
笔试真题
|
| 请根据下面的电路完成相关问题 |
编程题 |
中等 |
笔试真题
|
| "a=4' b11001，b=4' bx110" 选出正确的运算结果 |
单选题 |
中等 |
笔试真题单选
|
| reg [7:0] mem [1:256];initial $readmemh("mem.data", mern, 128. 1):对于mem行为正确的描述是 |
单选题 |
中等 |
笔试真题单选
|
| What are commonly usedtechniques to reduce dynamic power in low power design? |
单选题 |
中等 |
笔试真题单选
|
| 简述芯片设计制造的流程（5分） |
问答题 |
中等 |
笔试真题问答题
|
| 下列关于综合的说法 哪项是不正确的（） |
单选题 |
中等 |
笔试真题单选
|
| 当clock的周期是10ns，对于模块的input需要添加input delay，假设外部延迟是6ns，内部延迟是4ns，那模块的input delay需要设置为（） |
单选题 |
中等 |
笔试真题单选
|
| 下列说法错误的是 |
单选题 |
中等 |
笔试真题单选
|
| 动态功耗和静态功耗分别指的是哪些? |
问答题 |
中等 |
经典问答问答题
|
| 下面哪种措施不能减少亚稳态影响 |
简答题 |
中等 |
笔试真题
|
| 下列会直接影响到芯片工作频率的一个违例是： |
单选题 |
中等 |
笔试真题单选
|
| 在Verilog代码中，对有符号数进行比特选择或拼接，其结果是无符号数 |
判断题 |
中等 |
笔试真题单选
|
| 以下不能提高验证环境的可重用性的是 |
单选题 |
中等 |
笔试真题单选
|
| Please use a MUX and INV to implement aXOR.如何用一个2选一的MUX和一个INV实现异或。 |
问答题 |
中等 |
经典问答问答题
|
| 处理器中哪些相关会引起流水线冲突（）10分 |
多选题 |
中等 |
笔试真题多选
|
| 如图所示电路为下列哪种组合逻辑电路 |
单选题 |
中等 |
笔试真题单选
|
| Memory内部存储单元的耦合故障是指某个单元存储值的改变会使相邻存储单元变成相同的值。下面哪种测试算法可以将存在这种故障的芯片筛选出来? |
单选题 |
中等 |
笔试真题单选
|
| 信号a是一个变化频率为1 Mhz的无限序列。使用Verilog实现，检查并计数序列中1110110的个数。 |
编程题 |
中等 |
笔试真题
|
| 关于异步复位，以下说法正确是： |
单选题 |
中等 |
笔试真题单选
|
| 在SystemVerilog中，下列哪个数组在使用中会用到new操作 |
单选题 |
中等 |
笔试真题单选
|
| Which of the following expressions is true? |
单选题 |
中等 |
笔试真题单选
|
| 分析下面的一段程序，正确的打印结果是: |
单选题 |
中等 |
笔试真题单选
|
| 以下不能抑制异步电路问题的是 |
单选题 |
中等 |
笔试真题单选
|
| assign out = (a[3:0] != 4’b0001) 的门电路 ？ |
问答题 |
中等 |
笔试真题
|
| 时序约束中,setup violation和hold violation的常见原因是什么? |
问答题 |
中等 |
笔试真题问答题
|
| 请简述IC设计从前端到后端的流程（5分） |
简答题 |
中等 |
笔试真题
|
| 关于状态机的描述，如下错误的是 |
单选题 |
中等 |
笔试真题单选
|
| 中断指示寄存器由实时告警的状态触发，是只读寄存器 |
单选题 |
中等 |
笔试真题单选
|
| There is a triangle andon it there are 3 ants, one on each corner and they are free to move alongsides of triangle. Wha… |
单选题 |
中等 |
笔试真题单选
|
| 如何用UVM验证方法搭建验证平台，简述思路即可（包括各个部分的功能）（5分） |
问答题 |
中等 |
笔试真题问答题
|
| 写 verilog 代码。题目大概的意思：输入 in，输出 out，对输入 in 维持的周期 |
编程题 |
中等 |
笔试真题
|
| 当功能覆盖率（ Functional Coverage ）达到 100%，可以说明 ： （） |
单选题 |
中等 |
笔试真题单选
|
| 以下叙述中，不正确的是（） |
单选题 |
中等 |
笔试真题单选
|
| 下面关于FIFO的描述正确的是 |
单选题 |
中等 |
笔试真题单选
|
| 下列电路中不属于时序逻辑电路的是__________ |
单选题 |
中等 |
笔试真题单选
|
| （15分）
1）请解释什么是input delay,什么是output delay? |
问答题 |
中等 |
经典问答问答题
|
| 状态机没有冗余状态时，可以不写default状态。 |
简答题 |
中等 |
笔试真题
|
| 从奈奎斯特采样定理得出，要使实信号采样后能够不失真还原，采样频率f与信号最高频率fs的关系时 |
单选题 |
中等 |
笔试真题单选
|
| input clk; |
单选题 |
中等 |
笔试真题单选
|
| 组合逻辑电路的险现象是由于（ ）引起的 |
单选题 |
中等 |
笔试真题单选
|
| What are recovery and removal times? |
问答题 |
中等 |
经典问答问答题
|
| 下列关于cache写命中时处理错误的是（）10分 |
多选题 |
中等 |
笔试真题多选
|
| 如图所示逻辑电路，其中FA为全加器，LG为单个逻辑门，若F=0时，输出为X3X2X1X0+Y3Y2Y1Y0；F=1时，输出为X3X2X1X0-Y3Y2Y1Y0，则LG应为： |
单选题 |
中等 |
笔试真题单选
|
| OCV (on chip variation)是指工艺等因素导致的同一芯片上不同位置的MOS晶体管的性能会有一些差异。在静态时序分析中，下面哪项属于模拟OCV而做出的设置? |
单选题 |
中等 |
笔试真题单选
|
| 用Verilog实现按键抖动消除电路，输入时钟频率为50Mhz，按键信号a低于设定宽度（由cnt_cfg配置：00b表示5ms，01b表示10ms，10b表示15ms，11b表示20ms）时，表示该信号是抖动，需要消除。 |
编程题 |
中等 |
笔试真题
|
| 1个16Kx 8位的存储器，其地址线和数据线总和是（） |
单选题 |
中等 |
笔试真题单选
|
| 给出自动饮料售卖机Verilog代码，功能为饮料10分钱，硬币分5分和10分，考虑找零。输入输出：A=1表示投入10分，B=1表示投入5分，Y=1表示弹出饮料，Z=1表示找零，S0表示没有进行投币，S1表示已经有5分硬币。请列出测试用例。 |
编程题 |
中等 |
笔试真题
|
| Which of the followings is not allowed to be in an interface class? |
单选题 |
中等 |
笔试真题单选
|
| 下面有关Cache的说法哪一个是不正确的? |
单选题 |
中等 |
笔试真题单选
|
| p先生、Q先生都具有足够的推理能力，而且都不说谎，这天，他们正在接受推理面试，他们知道桌子的抽屉里有16张扑克牌： |
简答题 |
中等 |
笔试真题
|
| reg[255:0] mem[7:0]正确的赋值是 |
单选题 |
中等 |
笔试真题单选
|
| 以下关于False-path，正确的是 |
单选题 |
中等 |
笔试真题单选
|
| There is a counter can downcounttom 60to0. When the count reaches 0, the count will alarm. There are 4 buttonson the co… |
编程题 |
中等 |
笔试真题
|
| CMOS的功耗主要是什么?（5分） |
问答题 |
中等 |
笔试真题问答题
|
| 使用相同时钟沿的同步数字电路，以下因素和最高工作频率无关的是： |
单选题 |
中等 |
笔试真题单选
|
| 以下对于MOORE/MEALY状态机的特点描述正确的是（） |
单选题 |
中等 |
笔试真题单选
|
| 在芯片设计流程当中， 通常会进行后仿真（post-simulation） ,关于后仿的作用， 以下说法 |
单选题 |
中等 |
笔试真题单选
|
| Verilog语言中，下列哪些语句不可以被综合 |
多选题 |
中等 |
笔试真题多选
|
| 以下关于TESTBENCH的描述，错误的是 |
单选题 |
中等 |
笔试真题单选
|
| 正则表达式描述了一种字符串匹配的模式，可以用来检查一个串是否含有某种子串、将匹配的子串替换或者从某个串中取出符合某个条件的子串等，字符集是指在单个位置上能匹配的各种模式字符的集合，部分字符集的简写形式如下图所示。 |
多选题 |
中等 |
笔试真题多选
|
| 状态机如果状态未列全，不需要使用default状态。 |
简答题 |
中等 |
笔试真题
|
| 以下是对Cache-主存-辅存三级存储系统中各级存储器的作用，速度，容量的描述，其中完全正确的是 |
单选题 |
中等 |
笔试真题单选
|
| 下面哪项不属于功能类测试点分解的思路是? |
多选题 |
中等 |
笔试真题多选
|
| 关于Task与Function语句，以下正确的是 |
单选题 |
中等 |
笔试真题单选
|
| The clock cycle is T, the clock toregister output delay is Tco, setup and hold time of a register are Tsetup andThold, … |
问答题 |
中等 |
经典问答问答题
|
| 有三对丘乓球，每堆分别有4个，5个，6个，你和小明轮流去拿乒乓球，每次只能在同堆中取1-3个球，最后一次拿球的人失败。你先取，请给出一种必胜策略，并证明。（25分） |
问答题 |
中等 |
经典问答问答题
|
| 如图所示电路的CLK为20kHz，状态图数字排列为Q3Q2Q1Q0，若初始状态为0000，则该电路的状态图为哪个? |
单选题 |
中等 |
笔试真题单选
|
| 以下verilog语句: |
多选题 |
中等 |
笔试真题多选
|
| 请回答以下问题： |
问答题 |
中等 |
笔试真题问答题
|
| 下列关于多sit数据跨时钟域的处理思路，错误的有（） |
单选题 |
中等 |
笔试真题单选
|
| 请简述一个UVMVIP常用的组成部分和其dataflow。 |
问答题 |
中等 |
笔试真题问答题
|
| Which of the following arrays need new constructor in system Verilog? |
单选题 |
中等 |
笔试真题单选
|
| 对于独立复位的模块,只需要考虑对后级模块的影响，无需考虑对前级模块的影响。 |
判断题 |
中等 |
笔试真题单选
|
| 无复位寄存器会引入不定态，因此设计中禁止使用无复位寄存器 |
单选题 |
中等 |
笔试真题单选
|
| 电路的逻辑功能特点是， 任意时刻的输出仅仅取决于该时刻的输入， 与电路原来的状 |
单选题 |
中等 |
笔试真题单选
|
| 请列表简述您的所有项目经历，挑选其中一个项目进行具体介绍并简述挑选理由。(10分) |
简答题 |
中等 |
笔试真题
|
| 综合不包括下面哪一个过程 |
单选题 |
中等 |
笔试真题单选
|
| Suppose there is a logfile |
单选题 |
中等 |
笔试真题单选
|
| 同步电路设计中出现 setup time 不满足，不可以采用下面哪种措施解决（） |
单选题 |
中等 |
笔试真题单选
|
| 已知Y=A(~B)+B+(~A)B，下列结果中正确的是（） |
单选题 |
中等 |
笔试真题单选
|
| 以下关于异步处理正确的是 |
单选题 |
中等 |
笔试真题单选
|
| 怎样用D触发器、与或非组成二分频电路? |
简答题 |
中等 |
笔试真题
|
| 以下哪种匹配方式的匹配器件是紧靠驱动端布局的 |
单选题 |
中等 |
笔试真题单选
|
| 针对近年来参与的一个项目进行说明 |
简答题 |
中等 |
笔试真题
|
| 下列关于实现不符合低功耗设计规范要求的是 |
简答题 |
中等 |
笔试真题
|
| 关于linux命令，下面说法错误的是： |
单选题 |
中等 |
笔试真题单选
|
| 下列行为描述语句可综合的是：（） |
单选题 |
中等 |
笔试真题单选
|
| 数字电路设计中，下流哪些手段无法消除竞争冒险现象 |
多选题 |
中等 |
笔试真题多选
|
| What's the difference between a LATCH anda DFF? |
问答题 |
中等 |
经典问答问答题
|
| verilog编程实现如下功能：输入数据流，找出从起始到当前数据中第二小的数，并输出其出现的次数，请注意参数化设计。（25分） |
编程题 |
中等 |
经典问答问答题
|
| 如图所示逻辑电路，AV/B/C/D四个输入共有几种组合会让Y输出为1? |
单选题 |
中等 |
笔试真题单选
|
| 可以正确表述以下fork join_any语句的是（） |
单选题 |
中等 |
笔试真题单选
|
| 下图电路在同一时钟域中，实现的功能是在SEL0与SEL1分别为0和1时，将DATA0加DATA1的结果传给REG输入端。 |
编程题 |
中等 |
笔试真题
|
| Which one of the following items can be considered to decrease the power of a design? |
单选题 |
中等 |
笔试真题单选
|
| System Verilog中，下面那种数组在使用前需要先执行new操作 |
单选题 |
中等 |
笔试真题单选
|
| bufif0 # (5:7:9, 8:10:12, 15:18:21)b1 (lo1.1o2, dir).其中第一个5:7:9表示什么 |
单选题 |
中等 |
笔试真题单选
|
| 用Verilog实现一个10010序列检测器，当检测到10010序列（包括重叠的情况时，序列检测器输出1，否则输出0，请画出状态转移框图并写出verilog代码。(15分) |
编程题 |
中等 |
笔试真题
|
| 在verilog中，比算术运算符+优先级高的运算符是 |
单选题 |
中等 |
笔试真题单选
|
| Design a block (WriteVerilog code) with below requirement: |
编程题 |
中等 |
笔试真题
|
| 用于下载编程文件/调试物理FPGA器件的通信技术名称是什么？（） |
单选题 |
中等 |
笔试真题单选
|
| 下列说法正确的是 |
单选题 |
中等 |
笔试真题单选
|
| 关于同步复位和异步复位说法错误的是（） |
单选题 |
中等 |
笔试真题单选
|
| 关于跨时钟域电路的设计， 以下说法正确的是 |
单选题 |
中等 |
笔试真题单选
|
| 设计一个同步fifo，读写时钟相同，其中在写入时每100个时钟周期会写10个，具体哪个时刻写入不确定，在读出侧每10个cycle会读1个，计算FIFO的最小深度? |
简答题 |
中等 |
笔试真题
|
| 下列哪项不是导致信号完整性问题的原因 |
单选题 |
中等 |
笔试真题单选
|
| Verilog开发。 |
编程题 |
中等 |
笔试真题
|
| 下列说法错误的是 |
简答题 |
中等 |
笔试真题
|
| 关于综合工具，以下说法正确的是： |
单选题 |
中等 |
笔试真题单选
|
| Formality是由Synopsys公司开发的一种形式验证（Formal Verification）工具，用于两个Design之间的等价性验证。它可以支持如下哪些等价性验证? |
多选题 |
中等 |
笔试真题多选
|
| 关于代码覆盖率，描述正确的是 |
单选题 |
中等 |
笔试真题单选
|
| 如图所示电路，LG为哪种逻辑门电路，才可以得到如表的实验结果? |
单选题 |
中等 |
笔试真题单选
|
| 下面一段systemverilog代码： |
单选题 |
中等 |
笔试真题单选
|
| 某嵌入式设备包含linux内核，bootrom，bootioader，文件系统镜像system.img，则它们在嵌入式设备开机时的启动加载顺序为？ |
单选题 |
中等 |
笔试真题单选
|
| Which descriptions are correct for System-Verilog language? |
单选题 |
中等 |
笔试真题单选
|
| System Verilog中,下面哪种数组在使用前需要执行new操作 |
单选题 |
中等 |
笔试真题单选
|
| 在时钟上升沿时采样别start有效开始，两个时钟周期后，信号“a”连续或者间断地出现3次为高电平，紧接着信号“stop”在下一个时钟周期为高电平，转换成断言描述。以下哪个是正确的 |
单选题 |
中等 |
笔试真题单选
|
| 表达式Xn+1(t+T)=Xn(t)，其中T为时钟周期，描述的是________。 |
单选题 |
中等 |
笔试真题单选
|
| 有关综合的说法，以下哪个选项是错误的? |
单选题 |
中等 |
笔试真题单选
|
| Moore状态机和 Mealy状态机的差异在（）是否相关。 |
单选题 |
中等 |
笔试真题单选
|
| 16bit有符号数0×C6的十进制数是（） |
单选题 |
中等 |
笔试真题单选
|
| 以下代码片段实现的电路功能是 |
填空题 |
中等 |
笔试真题
|
| 如下代码在综合时是否可以综合出时钟门控电路?如果能，画出时钟门控示意图，如果不能，请修改使信号out可以综合出时钟门控电路。 |
编程题 |
中等 |
笔试真题
|
| 下面关于异步信号同步化描述正确的是 |
单选题 |
中等 |
笔试真题单选
|
| 用C语言统计100~1000里面共有多少个素数，并且把所有素数打印出来。素数又称质数。所谓素数是指除了1和它本身以外，不能被任意整数整除的数. （15分） |
编程题 |
中等 |
经典问答问答题
|
| 下列说法正确的是 |
简答题 |
中等 |
笔试真题
|
| 运行以下程序输出的值是 |
单选题 |
中等 |
笔试真题单选
|
| ①: always @(posedge clk or negedge rst_n)begin |
单选题 |
中等 |
笔试真题单选
|
| 关于正则匹配，描述错误的是 |
单选题 |
中等 |
笔试真题单选
|
| What is IR-drop, in which area will beeasy to have IR-drop problem ? |
问答题 |
中等 |
经典问答问答题
|
| 如图所示电路，其中D触发器的PR、CLR为0有效，若VDD开启前电容已完全放电，则下列叙述正确的是 |
单选题 |
中等 |
笔试真题单选
|
| 为了保证代码以及验证活动的质量，通常要统计什么 |
单选题 |
中等 |
笔试真题单选
|
| 预设clk为周期为10ns的时钟，以下选项中能正确特clk延时8ns的clk_dly信号是： |
单选题 |
中等 |
笔试真题单选
|
| Memory BIST can test below elements in the design. |
单选题 |
中等 |
笔试真题单选
|
| 下列哪个不是Verilog系统函数 |
单选题 |
中等 |
笔试真题单选
|
| 对于FPGA内部的RAM而言，以下哪个说法是错误的? |
单选题 |
中等 |
笔试真题单选
|
| 下面表达式中结果位1' b1的是 |
单选题 |
中等 |
笔试真题单选
|
| main(){ |
单选题 |
中等 |
笔试真题单选
|
| 下面这段代码，说法错误的是： |
单选题 |
中等 |
笔试真题单选
|
| 计算机执行程序时，在（）的控制下，逐条从内存中取出指令、分析指令、执行指令 。 |
单选题 |
中等 |
笔试真题单选
|
| 0×6F5A的十进制数是（） |
单选题 |
中等 |
笔试真题单选
|
| verilog 当中 a=4’b10x1;b=4’b10x1;那么逻辑表达式 a==b 为_______ a===b 为________ |
编程题 |
中等 |
笔试真题
|
| 用Verilog语言实现一个带使能的模100异步清0计数器；模块定义为module count (out, count_en, clr, clk)； |
编程题 |
中等 |
笔试真题
|
| 下列哪个不是解决跨时钟域多位信号同步的方法________。 |
单选题 |
中等 |
笔试真题单选
|
| DUT中有一个寄存器"DJI_ID_HEAD"，该DUT通过APB总线端口与SoC互联， |
简答题 |
中等 |
笔试真题
|
| 下面哪些会导致代码不可综合? |
多选题 |
中等 |
笔试真题多选
|
| UVM中以下描述正确的是 |
单选题 |
中等 |
笔试真题单选
|
| How do you synchronize an asynchronousinput? |
问答题 |
中等 |
经典问答问答题
|
| 有一个4位计数器，可计数范围为0~9，若输入时钟频率为1MHz，请问最高位的输出频率与正脉冲的宽度为多少? |
简答题 |
中等 |
笔试真题
|
| 高频时钟域的数据（每时钟周期都变化）传递给低频时钟域时，哪种同步方式正确? |
单选题 |
中等 |
笔试真题单选
|
| 32bit位宽的异步fifo，写时钟1000M，读时钟续率800M，在数据包大小为4KB，包间隔足够大时，fifo的最小深度为（） |
单选题 |
中等 |
笔试真题单选
|
| Select the items which could contribute to functional coverage? |
单选题 |
中等 |
笔试真题单选
|
| 以下Verilog运算符号中，优先级最高的是? |
单选题 |
中等 |
笔试真题单选
|
| 关于静态时序分析(STA)哪项说法是错误的? |
单选题 |
中等 |
笔试真题单选
|
| 衡量数字通信系统传输质量的指标是 |
单选题 |
中等 |
笔试真题单选
|
| 寻址容量为15k*8bit的RAM需要（ ）根（地址和数据线不复用）地址线和数据线。 |
单选题 |
中等 |
笔试真题单选
|
| 我们通常所说的时序逻辑电路是指 |
简答题 |
中等 |
笔试真题
|
| 相互间相位固定且频率相同的时钟就是同步时钟 （） |
单选题 |
中等 |
笔试真题单选
|
| 16bit有符号数0×A7，其中低4bit为尾数，截掉后4bit，四舍五入后是（） |
单选题 |
中等 |
笔试真题单选
|
| 画出可以检测11101串的状态转移图，并用Verilog实现FSM；要求每检测到一次该序列，输出2个周期的高电平信号；要求使用低功耗的状态机编码方式； |
编程题 |
中等 |
笔试真题
|
| 在Verilog HDL中，定义变量并进行运算如下： |
单选题 |
中等 |
笔试真题单选
|
| 中断指示寄存器由实时告警的状态触发，是只读寄存器 |
简答题 |
中等 |
笔试真题
|
| 假设：class trans_ext extends trans_base； |
单选题 |
中等 |
笔试真题单选
|
| 在逻辑设计和STA分析中，主要包含哪些时序路径 |
多选题 |
中等 |
笔试真题多选
|
| 关于异步复位，描述错误的是 |
单选题 |
中等 |
笔试真题单选
|
| Please draw the state machine transmissiondiagram of the array detection 10010，code with Verilogand build the testbench… |
编程题 |
中等 |
笔试真题
|
| 什么是亚稳态?如何防止亚稳态传播或减少亚稳态概率? |
问答题 |
中等 |
笔试真题问答题
|
| 己知一套串行编码规则如下，编码后的信号与前一个时钟编码前的电平相同表示为1，与前一个时钟编码前的电平不同表示为0.且不允许出现编码后连续6个时钟为相同电平（如果出现需要插入1个bit，该bit是将编码后信号进行一次取反）。假定编码后信号初… |
单选题 |
中等 |
笔试真题单选
|
| 下列属于DFT质量的衡量指标有： |
单选题 |
中等 |
笔试真题单选
|
| Which are the main components of a testbench? |
单选题 |
中等 |
笔试真题单选
|
| 模块只收敛做到0.75V，提压到0.85V可以正常工作 |
单选题 |
中等 |
笔试真题单选
|
| 验证环境中提到的参考模型(Reference Model)只支持不带时序的功能建模，不支持时序建模 |
单选题 |
中等 |
笔试真题单选
|
| 影响芯片成本的主要因素是die size和封装，但电源、时钟等因素，特别是功耗对解决方案的成本影响很大，因此低成本设计需要采用低功耗设计 |
单选题 |
中等 |
笔试真题单选
|
| 下面的 verilog代码： |
单选题 |
中等 |
笔试真题单选
|
| 信号跨时钟域时，会出现亚稳态，其失效性和哪些因素有关__________ |
多选题 |
中等 |
笔试真题多选
|
| 使用 v/sv 编写如下功能模块，求输入信号序列 din 在 din_vld 为高电平的时间段内的次小值与次小值出现的次数 |
编程题 |
中等 |
笔试真题
|
| 下面关于$display. $strobe, $monitor的区别描述正确的是 |
单选题 |
中等 |
笔试真题单选
|
| 对于信号定义语句：reg[0：4]always，a；，说法错误的是： |
简答题 |
中等 |
笔试真题
|
| systemverilog语句，已知： |
单选题 |
中等 |
笔试真题单选
|
| 对于设计中所使用的Pipeline，说法中正确的有 |
单选题 |
中等 |
笔试真题单选
|
| 关于动态数组和队列，描述错误的是 |
单选题 |
中等 |
笔试真题单选
|
| What are gate-level simulations? |
问答题 |
中等 |
经典问答问答题
|
| 请用verilog/vhdl实现5分频电路，占空比50% |
编程题 |
中等 |
笔试真题
|
| 关于Verilog HDL中的数字，请找出以下数字中最大的一个（ ）。 |
单选题 |
中等 |
笔试真题单选
|
| 下列关于OCC（on chip clock controller）行为描述正确的是： |
单选题 |
中等 |
笔试真题单选
|
| The time required for an input data to settle________ the triggering edge of clock is known as “Setup Time”. |
单选题 |
中等 |
笔试真题单选
|
| 异步电路都不需要STA进行约束检查 |
单选题 |
中等 |
笔试真题单选
|
| 如果该class会被继承，则该class所有定义的function/task都需要加virtual |
单选题 |
中等 |
笔试真题单选
|
| 有关功耗，以下说法不正确的是? |
单选题 |
中等 |
笔试真题单选
|
| 如果该 class会被继承，则该 class所有定义的 function/task 都需要加 virtual（） |
单选题 |
中等 |
笔试真题单选
|
| 哪些Verilog的写法是不能综合的__________ |
多选题 |
中等 |
笔试真题多选
|
| 对于代码覆盖率，以下说法错误的是：（） |
单选题 |
中等 |
笔试真题单选
|
| 如果两个时钟的频率不同，则两个时钟为异步时钟 |
简答题 |
中等 |
笔试真题
|
| 下列属于DFT故障模型的是： |
多选题 |
中等 |
笔试真题多选
|
| 有一个FIFO设计，输入时钟100MHz，输出时钟70MHz，输入数据模式固定，其中1000个时钟中有700个时钟写传输连续数据。为了避免FIFO下溢/上溢，FIFO最小深度是多少 |
单选题 |
中等 |
笔试真题单选
|
| Please constrain the timing of clock andinput signal in the waveform, both are input pins for a chip. 请对下图中的输入时钟和输入数据进行… |
问答题 |
中等 |
经典问答问答题
|
| 用FSM实现一个序列检测模块，a为输入端，b为输出端，如果a连续输入为1101，则b输出为1，否则为0。例如： |
编程题 |
中等 |
笔试真题
|
| 下面代码描述的是一个什么样的电路? |
单选题 |
中等 |
笔试真题单选
|
| 下列属于芯片流片前的检查有： |
单选题 |
中等 |
笔试真题单选
|
| Which equation compute the local skew in below circuit? |
单选题 |
中等 |
笔试真题单选
|
| 在时钟上升沿时采样到start有效开始，两个时钟周期后，信号“a”连续或者间断地出现3次为高电平，紧接着信号"stop"在下一个时钟周期为高电平，转换成断言描述，以下哪个是正确的 |
单选题 |
中等 |
笔试真题单选
|
| 关于下面约束，说法正确的是() constraint ST{ (a==0)-> (b==0) } |
单选题 |
中等 |
笔试真题单选
|
| bit、logic、reg都是 4态数据类型 |
单选题 |
中等 |
笔试真题单选
|
| 关于异步fifo说法正确的是____________ |
多选题 |
中等 |
笔试真题多选
|
| 格雷码（gray code）比二进制码（binary code）有什么优势？ |
判断题 |
中等 |
笔试真题
|
| 下列属于芯片中时钟树综合质量评价指标的有： |
多选题 |
中等 |
笔试真题多选
|
| 芯片中有关GPIO的叙述，不正确的是 |
单选题 |
中等 |
笔试真题单选
|
| There is an X present in my gate-levelsimulation due to a timing violation. How do you identify the source of it andthe… |
问答题 |
中等 |
经典问答问答题
|
| 翻译以下段落，并根据描述画出I2C接口的start和stop时序： |
编程题 |
中等 |
笔试真题
|
| 如下图所示电路，时钟的时序和延时的时序见图表，请回答相关问题给出计算过程及结果。 |
单选题 |
中等 |
笔试真题单选
|
| 下列哪些因素与标准单元动态功耗有关？ |
多选题 |
中等 |
笔试真题多选
|
| Which of the following is having highest priority at final stage (post routed) of the design? |
单选题 |
中等 |
笔试真题单选
|
| 有关中断，以下说法不正确的是? |
单选题 |
中等 |
笔试真题单选
|
| 若一模拟信号为带限，且对其抽样满足奈奎斯特条件，则只要将抽样信号通过________即可完全不失真恢复原信号。 |
单选题 |
中等 |
笔试真题单选
|
| 关于类的构造函数，以说法中正确的有（） |
单选题 |
中等 |
笔试真题单选
|
| 关于亚稳态，以下说法 错误的是（） |
单选题 |
中等 |
笔试真题单选
|
| 关于clock以下说法正确的是_____________ |
多选题 |
中等 |
笔试真题多选
|
| 下列关于initial和always的说法错误的是（） |
单选题 |
中等 |
笔试真题单选
|
| 用于逻辑的真假判断，结果为单比特，0或1。！用于数据按位取反，结果是单个或多个比特 |
判断题 |
中等 |
笔试真题
|
| 下列属于降低芯片静态压降的方法有： |
多选题 |
中等 |
笔试真题多选
|
| 下面关于AHB协议描述错误的是 |
单选题 |
中等 |
笔试真题单选
|
| Please describe the ECO flow(includingpre-mask ECO and post-mask ECO).请描述ECO流程，包括pre-mask和post-mask ECO。 |
问答题 |
中等 |
经典问答问答题
|
| 如下图所示电路，时钟的时序和延时的时序见图表，请回答相关问题，给出计算过程及结果，仅考虑analysis_type为bc_wc情况，F3到F4的hold slack |
单选题 |
中等 |
笔试真题单选
|
| 关于16点FFT描述正确的是（） |
单选题 |
中等 |
笔试真题单选
|
| Which of the following tools can be used for timing tape out sign-off? |
单选题 |
中等 |
笔试真题单选
|
| 有关综合的说法，以下哪个选项是错误的? |
单选题 |
中等 |
笔试真题单选
|
| 测量一个时钟的频率准确度，合适的仪器是 |
单选题 |
中等 |
笔试真题单选
|
| 下列不属于动态数组内建函数的是 |
单选题 |
中等 |
笔试真题单选
|
| Hold violation可以通过__________方式解决 |
多选题 |
中等 |
笔试真题多选
|
| 以下哪个阶段的仿真可以真实的模拟实际的环境 |
简答题 |
中等 |
笔试真题
|
| 关于异步处理，以下说法正确的是 |
多选题 |
中等 |
笔试真题多选
|
| 下面哪个不属于跨时钟域数据传递的基本方法 |
单选题 |
中等 |
笔试真题单选
|
| What are various techniques to resolverouting congestion? |
问答题 |
中等 |
经典问答问答题
|
| 一个设计好的CMOS逻辑电路标准单元的延时主要取决于下面哪些因素? |
多选题 |
中等 |
笔试真题多选
|
| 以下哪些活动可以通过形式验证保证 |
多选题 |
中等 |
笔试真题多选
|
| We need to define clock specifications in SDC file, using commands like below: |
单选题 |
中等 |
笔试真题单选
|
| 以下SV程序的运行结果为() : |
单选题 |
中等 |
笔试真题单选
|
| a1和a2的检查效果完全一样： |
单选题 |
中等 |
笔试真题单选
|
| 以下说法关于低功耗的说法不正确的是： |
单选题 |
中等 |
笔试真题单选
|
| 以下说法正确的是__________ |
多选题 |
中等 |
笔试真题多选
|
| 形式验证可以判断 |
判断题 |
中等 |
笔试真题
|
| 以下哪一种门电路属于通用逻辑门（可以组合搭建出任何逻辑电路） |
多选题 |
中等 |
笔试真题多选
|
| 以下为文件后缀为某代工厂提供的库文件，合法的电压，环境温度范围内，以下哪种情况内部信号速度最快 |
单选题 |
中等 |
笔试真题单选
|
| Please describe the rtl with INV, AND, OR andDFF. 请用与、或、非门和寄存器画出代码所描述的电路。 |
编程题 |
中等 |
笔试真题
|
| 如果到达某个寄存器的timing path存在hold违例，下面哪些方法可以修复违例? |
多选题 |
中等 |
笔试真题多选
|
| 根据约束关系set_clock_groups-async-group{CLK1}{CLK2CLK3}，下图中 |
多选题 |
中等 |
笔试真题多选
|
| Which ways are efficient for cross talk fix? |
单选题 |
中等 |
笔试真题单选
|
| reg [0:31] little_vect; little_vect[0+:8]是多少? |
单选题 |
中等 |
笔试真题单选
|
| 卡诺图上变量的取值顺序是采用：（） |
单选题 |
中等 |
笔试真题单选
|
| 以下信号命名中不符合Verilog语法的是: |
单选题 |
中等 |
笔试真题单选
|
| 在System Verilog 中，调用 $write可以自动地在输出后进行换行。 |
单选题 |
中等 |
笔试真题单选
|
| 除法器的Verilog RTL实现。16bitA，8bitB。C=A/B （15分） |
编程题 |
中等 |
笔试真题
|
| 哪些情况下不会产生latch电路？ |
多选题 |
中等 |
笔试真题多选
|
| 以下Verilog运算符优先级由高到低正确的是 |
单选题 |
中等 |
笔试真题单选
|
| What are the different sources of powerconsumption? |
问答题 |
中等 |
经典问答问答题
|
| 以下C语言声明语句，其中阐述正确的是 |
多选题 |
中等 |
笔试真题多选
|
| 随着IC电路设计工艺的进步，漏电功耗占比越来越大，不考虑温漂的影响，以下那些技术能够用于降低漏电功耗？ |
单选题 |
中等 |
笔试真题单选
|
| How to fix the EM problem on signal net? |
单选题 |
中等 |
笔试真题单选
|
| 时序逻辑always语句中，if-else如果else的分支缺乏，会综合成latch |
单选题 |
中等 |
笔试真题单选
|
| 关于三段式状态机的描述，下列说法正确的是 |
单选题 |
中等 |
笔试真题单选
|
| class C1； |
单选题 |
中等 |
笔试真题单选
|
| DDR3芯片的接口电平是（） |
单选题 |
中等 |
笔试真题单选
|
| SystemVerilog中，下面那种数组在使用前需要先执行new操作。 |
简答题 |
中等 |
笔试真题
|
| 下面哪个phase属于task phase |
单选题 |
中等 |
笔试真题单选
|
| Two modules share one single port ram,please design an Arbiter with following requirements （按要求编写代码）： |
单选题 |
中等 |
笔试真题单选
|
| UVM中virtual sequencer有哪些特点 |
多选题 |
中等 |
笔试真题多选
|
| 在SOC验证应用中，以下哪些选项属于Emulator（仿真加速器）的特点 |
多选题 |
中等 |
笔试真题多选
|
| Which solutions can be used to reduce parasitic for critical net? |
单选题 |
中等 |
笔试真题单选
|
| 关于功耗，以下描述不正确的是: |
单选题 |
中等 |
笔试真题单选
|
| 有关功耗，以下说法不正确的是? |
单选题 |
中等 |
笔试真题单选
|
| CPU流水线级数越多， CPU每周期处理的指令数就越多 （）。 |
单选题 |
中等 |
笔试真题单选
|
| 以下属于常用逻辑电平的有（） |
多选题 |
中等 |
笔试真题多选
|
| 下面两端代码中in，q1、q2和q3的初值分别为0，1，2，3，那么经过1个时钟周期后，左侧q3的值和右侧q3的值分别变成了 |
简答题 |
中等 |
笔试真题
|
| 以下不能对多bit的数据总线的时钟异步处理的是 |
单选题 |
中等 |
笔试真题单选
|
| Implement below RTL logic with DFF andNOR/NAND/INV cells（按要求编写代码）： |
编程题 |
中等 |
笔试真题
|
| 以下关于verilog function和task描述正确的是 |
多选题 |
中等 |
笔试真题多选
|
| 假设，在某SoC环境中，有一个UART控制器，将其链接至主机并打开串口工具进行连接后，假设已排除所有的硬件电路故障，那么以下说法正确的是： |
单选题 |
中等 |
笔试真题单选
|
| 下列不属于嵌入式设计处理器本身带有的基本接口是 |
单选题 |
中等 |
笔试真题单选
|
| 一个D触发器, 其数据Tsu=2ns，Tcq=3ns，Thd=1ns，则此触发器的最高工作频率为: (注:Tsu数据相对时钟的建立时间，Thd数据相对时钟的保持时间，Tcq输出相对时钟的延迟) |
单选题 |
中等 |
笔试真题单选
|
| generate for循环语句中使用的标尺变量可定义为integer |
单选题 |
中等 |
笔试真题单选
|
| 在有符号数的乘法运算中，8比特有符号数乘以12比特有符号数，运算结果用多少比特的有符号数表式则既不会溢出也不会浪费__________ |
单选题 |
中等 |
笔试真题单选
|
| 下列哪项不属于动态功耗 ? （） |
单选题 |
中等 |
笔试真题单选
|
| 下面那些模块划分方式是不合理的 |
简答题 |
中等 |
笔试真题
|
| 关于’uvm_do_on和’uvm_do_on_with，表述正确的是 |
多选题 |
中等 |
笔试真题多选
|
| 关于跨时钟处理以下描述正确的是 |
多选题 |
中等 |
笔试真题多选
|
| 已知下左国中施密特触发器为右图中所示电路，电源电压是10V, R1-10KΩ，R2=20KΩ，该多谐振荡器中的电路参数VDD=10V，R=10kΩ，C=0.01uF，则该电路的振荡周期是 |
单选题 |
中等 |
笔试真题单选
|
| 在Verilog HDL中，*timescale编译器指令格式为: timescale AB.其中A指的是时延精度，B指的是时延单位。 |
单选题 |
中等 |
笔试真题单选
|
| 组合逻辑电路消除竞争冒险的方法有__________。 |
单选题 |
中等 |
笔试真题单选
|
| 数字电路中用 “1”和“0”分别表示两种状态，二者无大小之分 （） |
单选题 |
中等 |
笔试真题单选
|
| 下列关于initial和always的说法正确的是__________。 |
多选题 |
中等 |
笔试真题多选
|
| 下面属于双状态数据类型的是 |
单选题 |
中等 |
笔试真题单选
|
| systemverilog中C语言可以通过以下哪些方式访问到DUT中的信号? |
多选题 |
中等 |
笔试真题多选
|
| In Linux system, which of following commands can be used to mount a U-disk to the system（） |
单选题 |
中等 |
笔试真题单选
|
| reg signed [0:4] b, b=8'sh8f,赋值后b的值是多少? |
单选题 |
中等 |
笔试真题单选
|
| 下列不属于动态数组内建函数的是 |
单选题 |
中等 |
笔试真题单选
|
| 如下图，对时钟到输出时间分析正确的是 |
简答题 |
中等 |
笔试真题
|
| 芯片的某条时序路径的保持时间不满足，可通过降低工作频率来满足保持时间 （）。 |
单选题 |
中等 |
笔试真题单选
|
| 关于verilog代码风格，以下说法错误的有： |
简答题 |
中等 |
笔试真题
|
| 在静态时序分析中计算时钟延迟需要考虑以下哪些因素 |
多选题 |
中等 |
笔试真题多选
|
| 下列关于同步复位和异步复位的区别，说法正确的是 |
多选题 |
中等 |
笔试真题多选
|
| 请判断以下哪些电路是时序逻辑电路（） |
多选题 |
中等 |
笔试真题多选
|
| 一个八位二进制减法计数器，初始状态为00000000，问经过268个输入脉冲后，此计数器的状态为_________。 |
单选题 |
中等 |
笔试真题单选
|
| 异步处理电路中，两级触发器同步方法可以确保第二级寄存器的输出不出现亚稳态。 |
单选题 |
中等 |
笔试真题单选
|
| 异步电路都不需要STA进行约束检查。 |
简答题 |
中等 |
笔试真题
|
| 以下逻辑（A，B，D）能实现：输入三个1bitA，B，C变量，若其中两个以上变量为1，则输出1： |
单选题 |
中等 |
笔试真题单选
|
| CMOS芯片设计中动态功耗和下列哪些因素相关 |
多选题 |
中等 |
笔试真题多选
|
| 如图所示，若驱动门A的输出电压高低电平的定义为VAOHmin=2.4V, VAOLmax=0.4V,那么它连接到的接收门B的输入电压需要定义的高低电平可能为: |
单选题 |
中等 |
笔试真题单选
|
| 在Verilog语言中，a=4'b0101，b=4'b1010,那么~(a^b)= |
单选题 |
中等 |
笔试真题单选
|
| a1和a2的检查效果完全一样： |
单选题 |
中等 |
笔试真题单选
|
| 对于一般的逻辑电平，各参数需满足如下________的关系。 |
单选题 |
中等 |
笔试真题单选
|
| 完全消除亚稳杰的方法正确的是 |
简答题 |
中等 |
笔试真题
|
| 如下verilog描述中哪个或者哪几个会生成寄存器 |
多选题 |
中等 |
笔试真题多选
|
| 与FPGA全局时钟资源相关的有 |
多选题 |
中等 |
笔试真题多选
|
| 为了避免50Hz电网电压的干扰进入放大器，应选用哪种滤波器? |
单选题 |
中等 |
笔试真题单选
|
| timescale 1ns/10ps，其中1ns代表time unit，10ps代表time precision. |
单选题 |
中等 |
笔试真题单选
|
| 漏电流(Leakage Current)与逻辑电路设计的工作频率无关 |
单选题 |
中等 |
笔试真题单选
|
| 提高同步设计的工作频率的原则中，可行的措施是（）。 |
单选题 |
中等 |
笔试真题单选
|
| 在Verilog中，"assign din[31:0]=32'hFF00_ABC4；assign dout[31:0]=(din<2)＞4. dou的值是多少? |
单选题 |
中等 |
笔试真题单选
|
| system verilog中类默认的成员属性是（） |
单选题 |
中等 |
笔试真题单选
|
| 下列不属于异步时序电路设计特征的是： |
简答题 |
中等 |
笔试真题
|
| 请指出以下代码段中有问题或有风险的行 |
多选题 |
中等 |
笔试真题多选
|
| In amplification mode, which of the following is correct for this transistor?（） |
单选题 |
中等 |
笔试真题单选
|
| generate for循环语句中使用的标尺变量可定义为integer |
判断题 |
中等 |
笔试真题单选
|
| reg signed [0:4]c ; c=8'sh8f; 赋值后c的值是多少? |
单选题 |
中等 |
笔试真题单选
|
| 对于一般的逻辑电平，各参数需满足如下的关系 (考的时候确实是和24一样) |
单选题 |
中等 |
笔试真题单选
|
| 在不增加pipeline的情况下，如何解决一条critical path的setup时序不满足的问题? |
单选题 |
中等 |
笔试真题单选
|
| 格雷码的异步处理可以采用直接打拍的方式，在 STA时不需要特殊检查 （） |
单选题 |
中等 |
笔试真题单选
|
| 以下哪一项对于提高系统处理能力没有帮助 |
简答题 |
中等 |
笔试真题
|
| 关于重载，下面描述正确的有 |
单选题 |
中等 |
笔试真题单选
|
| The following figure shows the CMOS inverter circuit, which is composed of two enhanced MOSFET, one N-channel structure… |
单选题 |
中等 |
笔试真题单选
|
| 在PerI脚本中，使用( )退出当前循环 |
单选题 |
中等 |
笔试真题单选
|
| 电路和波形如图，正确输出的波形是 （） |
单选题 |
中等 |
笔试真题单选
|
| 同步电路设计中出现setup time不满足、不可以采样下面哪种措施解决 |
简答题 |
中等 |
笔试真题
|
| 对改善亚稳态问题有效果的方法是（） |
单选题 |
中等 |
笔试真题单选
|
| Which of the following descriptions is true of digital signals（） |
单选题 |
中等 |
笔试真题单选
|
| 多bit信号的异步处理时，可以用打两拍的方式，也可以用异步fifo |
单选题 |
中等 |
笔试真题单选
|
| 假设输入信号X位宽为12bit，InA位宽为6bit，InB位宽为17bit，实现Y=X*InA+InB功能，并要求不损失精度，那么输出信号Y位宽应不小于(所有数据均为有符号数) |
单选题 |
中等 |
笔试真题单选
|
| 某包处理器的工作时钟为 125MHz，在正常工作时，它可以每 32个时钟周期处理个 64 |
单选题 |
中等 |
笔试真题单选
|
| 单bit电平信号使用级联三触发器电路跨异步时钟城可以消除亚稳态。 |
简答题 |
中等 |
笔试真题
|
| 有关virtual sequencer描述正确的是 |
单选题 |
中等 |
笔试真题单选
|
| The main performance indexes of computer network are? |
单选题 |
中等 |
笔试真题单选
|
| 在Verilog设计中，下列说法不正确的是 () |
单选题 |
中等 |
笔试真题单选
|
| 二进制减法遵循下面哪些规则 |
多选题 |
中等 |
笔试真题多选
|
| 在同步电路设计中，逻辑电路的时序模型如下： |
单选题 |
中等 |
笔试真题单选
|
| 对于initial语句，说法错误的是：（） |
简答题 |
中等 |
笔试真题
|
| 下列哪些class派生来自uvm_component |
多选题 |
中等 |
笔试真题多选
|
| 有如下的代码，下面$ cast返回值为1的有 |
多选题 |
中等 |
笔试真题多选
|
| 对于设计中所使用的Pipeline，说法中正确的有 |
单选题 |
中等 |
笔试真题单选
|
| 为什么数字电路系统中只使用二进制 ? |
单选题 |
中等 |
笔试真题单选
|
| 时序逻辑电路按照其触发器是否有统一的时钟控制分为同步时序电路和异步时序电路。 |
简答题 |
中等 |
笔试真题
|
| 关于线程，以下描述正确的是 |
单选题 |
中等 |
笔试真题单选
|
| 如下时钟组合中，哪些是同步时钟? |
多选题 |
中等 |
笔试真题多选
|
| 下列哪些设计可能会对芯片DFT产生不利影响 |
多选题 |
中等 |
笔试真题多选
|
| 电路设计中需要关注 PPA，分别指 |
多选题 |
中等 |
笔试真题多选
|
| 异步时钟数据采样的方法错误的是 |
简答题 |
中等 |
笔试真题
|
| 影响CMOS电路动态功耗的因素有哪些： |
多选题 |
中等 |
笔试真题多选
|
| 下列表达式中，哪些可以使用一个或多个二输入与非门器件实现 |
多选题 |
中等 |
笔试真题多选
|
| 如下属于差分电平的是_________。 |
多选题 |
中等 |
笔试真题多选
|
| 2. Formality是由Synopsys公司开发的一种形式验证(Formal Verification)工具，用于两个Design之间的等价性验证。它可以支持如下哪些等价性验证? |
多选题 |
中等 |
笔试真题多选
|
| 下述关于覆盖 率收集结果的描述正确的是 |
多选题 |
中等 |
笔试真题多选
|
| Verilog语言的层次高低对应 |
简答题 |
中等 |
笔试真题
|
| 芯片的工作条件主要是指 |
多选题 |
中等 |
笔试真题多选
|
| 多比特信号A，在时钟域clk_ a存在从8'd100到8'd101到的变化过程中，若在时钟域clk_b直接采用D触发器采样，可能采样到数据是 |
单选题 |
中等 |
笔试真题单选
|
| 在设计中，可以被用于进行不同时钟域隔离的 memory 类型为 |
多选题 |
中等 |
笔试真题多选
|
| 设计异步FIFO时，FIFO深度必须是2的整数次幕，才能使用格雷码 |
简答题 |
中等 |
笔试真题
|
| Verilog法关于任务和函数，描述正确的有( )。 |
多选题 |
中等 |
笔试真题多选
|
| 芯片的工作条件主要是指 |
多选题 |
中等 |
笔试真题多选
|
| 表示任意两位无符号十进制数需要（ ）位二进制数 |
简答题 |
中等 |
笔试真题
|
| 逻辑函数可以有的表达式为 |
多选题 |
中等 |
笔试真题多选
|
| ①: always @(posedge clk or negedge rst_n) begin |
单选题 |
中等 |
笔试真题单选
|
| 以下哪几种因素会影响芯片的静态功耗 |
多选题 |
中等 |
笔试真题多选
|
| 模块端口的输入信号，如果没有进行赋值，其值是（ ）。 |
简答题 |
中等 |
笔试真题
|
| 基于FPGA和ASIC芯片设计的差异需要关注的有 |
多选题 |
中等 |
笔试真题多选
|
| 基于FPGA和ASIC芯片设计的差异需要关注的有 |
单选题 |
中等 |
笔试真题单选
|
| 下列哪些是必须的，在Post-Layout时序仿真时? |
多选题 |
中等 |
笔试真题多选
|
| 下面哪些语句是不可综合的 |
多选题 |
中等 |
笔试真题多选
|
| 基于Verilog HDL，时钟或复位信号可以出现在赋值表达式中。 |
简答题 |
中等 |
笔试真题
|
| 异步电路的处理方式包括 |
多选题 |
中等 |
笔试真题多选
|
| 报文处理设计规格： |
单选题 |
中等 |
笔试真题单选
|
| 在IC设计中， 复位设计面临的主要问题包括 |
多选题 |
中等 |
笔试真题多选
|
| 线型信号必须显示定义 |
简答题 |
中等 |
笔试真题
|
| 下面关于 always语句的使用描述正确的是 |
多选题 |
中等 |
笔试真题多选
|
| 编码中可以使用显式端口映射，也可以使用位置端口映射，位置端口映射方式更好。 |
简答题 |
中等 |
笔试真题
|
| 当模块的代码覆盖率达到100%时，下列说法错误的是 |
单选题 |
中等 |
笔试真题单选
|
| 125MH z时钟域的多 bit信号 A[127：0]需要同步到 25MHz时钟域，可能使用的同步方式 |
多选题 |
中等 |
笔试真题多选
|
| 某个时钟域的建立时间要求是 3ns，保持时间要求是 3ns，那么如下几个寄存器，存在时 |
多选题 |
中等 |
笔试真题多选
|